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Zusammenfassung

Ultra-high speed and bandwidth ADCs are necessary for communication systems that apply spectral efficient modulation formats to achieve date rates of 100Gbit/s and beyond. These ADCs must have a high absolute input bandwidth, a high sampling speed and good linearity. A key component of these ADCs is the analog front-end section between the analog signal input and the quantizer. This contribution shows some different methods to implement such ultra-broadband ADC front-ends. The first method, suitable for medium-resolution ADCs, is to use a track-hold-less analog front-end with a high-bandwidth input transconductor and a travelling-wave structure for the comparators of the quantizer. This input structure ensures proper alignment between the signal and the clock at all comparators. The method is illustrated by a 40GS/s 4-bit single-core flash-type BiCMOS ADC. For higher resolution ADCs, a linear front-end track-hold circuit is necessary, which can be implemented using a voltage-mode or a current-mode approach. The voltage-mode approach is exemplified by a 12GS/s BiCMOS circuit with track-mode masking and high SFDR in the first and second Nyquist band. The current mode approach is shown by a 25GS/s BiCMOS circuit with a 1dB input bandwidth of 40GHz. To reach even higher sampling rates, the analog input samples can be de-interleaved to several quantizers by means of an analog demultiplexer (ADeMUX). This is illustrated by a current-mode 1-to-4 ADeMUX implemented in BiCMOS running at 112GS/s.

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In this paper the influence of dielectric loss induced noise on a differential charge detection system for cosmic dust trajectory sensors is analyzed. For the sake of generality the distributed charge detector is replaced by compact capacitors with different dielectric materials. It is shown that for low-frequency high-impedance systems the selection of very low loss dielectric materials is of crucial importance to minimize the overall noise charge of the system.

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Fluorescence-based assays are widespread in the life sciences and used for instance in diagnostics, cell sorting, or to resolve cellular and tissue structures. Optofluidic engineering can help improve such assays, especially when sensitivity or throughput are important. Towards such optofluidic integration we combine a silicon nitride photonic chip including grating couplers for exciting and detecting fluorescence signals out of plane with a soft lithography based microfluidic chip. Through this configuration both the microfluidics and the optics systems are located at different levels. Considering an arrangement of grating couplers for excitation and detection as a sensor module, such modules can be placed multiple times below the microfluidic channels. This is advantageous for implementing complex lab-on-a-chip applications used in point-of-care-testing devices (POCT) or time-resolved analysis of biomolecular dynamics. As a proof of principle, different concentrations of fluorescein (10~µM up to 10~mM) in deionized water are investigated using an excitation-wavelength of 405~nm (-7~dBm laser power). The fluorescent solutions are pumped through a simple microfluidic channel, excited through a grating coupler of about 11~µm x 14~µm in size and detected through a glass fiber near the microfluidic channel and vice versa. The signal detection is done by a spectrometer. By exciting through a grating coupler and recording the fluorescence emission through a glass fiber a limit of detection (LOD) of 73~µM is measured. The spectral location of the emission maxima varies from 518~nm to 526~nm for concentrations of 100~µM to 10~mM, respectively. Overall, the fluorescence detection through grating couplers in microchannels is demonstrated. This can be considered as a first step towards a fully integrated optofluidic chip interface for high density fluorescence assay multiplexing.

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The demand for higher fiber transmission capacities pushes research towards increasing channel rates by increasing the symbol rate and/or the spectral efficiency. The majority of today's high-speed transponder base on DSPs with digital-to-analog converters (DACs) on the transmitter (Tx) and analog-to-digital converters (ADCs) on the receiver (Rx) side. The bandwidth of CMOS converters is extremely low 1 and at high symbol rates they are operated beyond their 3-dB bandwidth limit at remarkable attenuation leading to a reduced signal-to-noise ratio (SNR) after conversion 2. The bandwidth increase of CMOS converters is rather limited even after sampling rates have arrived beyond 100 GSa/s. For instrumentation or lab applications real-time oscilloscope ADCs with bandwidths \textgreater50 GHz are available 3. Unfortunately, their power consumption, physical size and limited suitability for co-integration with CMOS signal processors make them unsuitable for application in communication systems. Alternatively, integrated ADC frontends with analog demultiplex functionality have been proposed 4. They support parallel digitization at lower bandwidth and lower sample rate, which strongly relaxes the co-integration with an ADC-DSP. In this paper we present a 112 GSa/s 1-to-4 ADC frontend in IHP 130 nm SiGe HBT BiCMOS with a record frequency coverage up to 50 GHz. The module (packaged IC) has been incorporated into a 100 GBaud PAM4 transmission system with 200 Gb/s gross data rate. Data digitization in the receiver is performed at an electrical bandwidth down to 14 GHz. We report on a feasibility experiment for electrical and optical back-to-back (B2B) as well as optical transmission up to 40 km in distance

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High-speed analog-to-digital (ADC) and digital-to-analog converters (DAC) are key components for the core data network. As network traffic is still growing at an enormous rate, ultra-broadband converters are of uttermost importance. Especially the analog front-end section of these converters, i.e. the analog input of ADCs and the analog output of DACs, imposes severe challenges on the circuit design. SiGe-BiCMOS the technology of choice for the implementation of the these analog front ends, because SiGe bipolar transistors offer both extremely high cutoff frequencies needed for the converter bandwidth as well as large scale integration capability as needed for the complex converter circuitry. The EU/ECSEL project TARANTO does research on both the device speed enhancement as well as on advanced circuit topologies and designs for ultra-broadband analog front-end circuits for AD and DA conversion. This presentation will present solutions for implementing ultra-broadband ADC and DAC front-ends and discuss the main challenges for the corresponding circuit design. We will show practical circuit designs realized in TARANTO by URM1, USTUTT, USAAR and MICRAM as well as a test setup from NOKIA. For the data link receiver, we present very broadband SiGe BiCMOS analog front-end circuits for synchronous (STI) and asynchronous (ATI) time interleaving of AD converters. The STI front-end applies current mode integrating samplers whereas the ATI front-end applies mixers and filters. For the data link transmitter, an ultra-high-speed single-core SiGe BiCMOS DAC core will be shown. Moreover, we introduce the concept of D/A time interleaving with analog multiplexer circuits. Finally, we present a testbed for the test of a STI ADC front-end.

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We present a theoretical study of 1xN optical routing networks consisting of generalized Mach-Zehnder switches, that are based on multimode interferometers. This work gives a brief overview of the necessary phase conditions and resulting phase shifter requirements in the 1xN switches. Using the presented approach as 1x4 switch with parallel phase shifters, a 20\% phaseshifter-loss reduction becomes possible.

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The design of a highly efficient fiber-to-chip link using a silicon grating coupler with an enhanced optical bandwidth in a 250 nm silicon-on-insulator platform is presented. Consisting of a standard grating coupler with backside mirror and a special dispersive coating, this link offers a simple design and an enhanced 1-dB-bandwidth. Special attention is paid to the influence of the coatingdispersion on bandwidth. Optical simulations demonstrate the performance of the fiber-to-chip links at a wavelength of about 1550 nm and for the transverse electric waveguide mode.

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A novel concept for digital-to-analog converters (DACs) has been introduced recently, to overcome their bandwidth limitations by combining the outputs of multiple DACs with an analog multiplexer (AMUX). In this paper, a behavioral model for a high-speed 2:1-AMUX is introduced, which significantly reduces the simulation time for a 2:1-AMUX-DAC system. The behavioral model is implemented in Matlab and fitted with simulation data from an electronic design automation tool for a high-speed 2:1-AMUX integrated circuit with a normalized mean square error \textless -20 dB. Eventually, multiple model parameters are varied in order to study their impact on the system's behavior.

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Der Vortrag gibt einen Überblick über die Forschungsfelder des Instituts für Elektrische und Optische Nachrichtentechnik im Bereich der Siliziumphotonik, mit dem Schwerpunkt auf Sensoranwendungen. Zunächst werden einige wichtige Grundkomponenten vorgestellt. Dazu zählen insbesondere effiziente Gitterkoppler und Multimodeninterferometer, die sowohl für die Nachrichtentechnik als auch für wellenleiterbasierte Sensoren Schlüsselelemente darstellen. Im Anschluss wird kurz auf die Funktionsweise von Sensoren basierend auf integrierten Wellenleitern eingegangen. Am Beispiel eines so genannten Zweimodeninterferometers, das am Institut als eine interessante Alternative zu gängigen Mach-Zehnder-Strukturen entwickelt wurde, wird die praktische Realisierung eines Sensors erläutert, der z.B. den Nachweis einer bestimmten Aminosäure in einer wässrigen Lösung erlaubt. Der Vortrag schließt mit einem Ausblick auf weitere Entwicklungen, die in diesem Gebiet gerade angestoßen wurden.

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Large-signal modeling results of SiGe HBTs with HICUM (High Current Transistor Model)are presented.Moreover,a new and robust method to determine the substrate network elements of bipolar transistors from S-parameter measurements is proposed in this work.The investigated substrate network is compatible with HICUM and includes the substrate- collector depletion capacitance,substrate resistance and capacitance.

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A compact integrated and high-efficiency polarization mode interferometer in the 220-nm silicon-on-insulator platform is presented. Due to the operation with two polarization modes in a single waveguide, low propagation losses and high sensitivities combined with a small footprint are achieved. The designed and fabricated system with a 5-mm-long sensing region shows a measured excess loss of only 1.5 dB with an extinction ratio up to 30 dB, while its simulated homogeneous bulk sensitivity can exceed 8000 rad/RIU. The combination with a 90°-hybrid readout system offers single wavelength operation with unambiguousness for phase shifts up to 2pi and constant sensitivity.

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Today’s ultra-wideband optical equipment enables fiber-based data links with up to 1.6 Tbit/s per wavelength at a symbol rate of 128 Gbaud. However, high input signal path losses need to be overcome in commercial products when the digitizers are integrated with the digital signal processor in a deep-submicrometer FinFET-CMOS transceiver application specific integrated circuit (ASIC). This currently limits the analog-to-digital converter (ADC) sampling rate and the detectable link symbol rate to 97 GS/s and 66 Gbaud, respectively. Four of these bandwidth-limited ADCs can be time-interleaved with the presented analog 1-to-4 demultiplexer front end in a SiGe-BiCMOS technology that allows high bandwidths with transistor cutoff frequencies above 300 GHz. The sampling front end effectively divides the necessary ADC bandwidth by the time-interleaving factor, enabling the detection of ultra-high symbol rates of up to 128 Gbaud with only 16-GHz bandwidth requirement for the four ADCs. At these frequencies, subsequent circuits and chip interconnects exhibit significantly lower signal path losses than at 64 GHz—half the symbol rate—and therefore require only a reduced processing power for channel equalization in the analog and digital domain. We demonstrate sampling operation with a large-signal 3-dB bandwidth of 36 GHz and a 6-dB bandwidth of 50 GHz at 128 GS/s in an experimental testbed, as well as the reception of 128-Gbit/s NRZ/OOK and 256-Gbit/s PAM4 signals. The linearity reaches more than 3-bit effective number of bits (ENOB) with a sinusoidal input signal of 500 mV pp on each of the four output channels. The power consumption is equivalent to a sampling efficiency of 20 pJ/sample, narrowing the gap to slower CMOS solutions and enabling cost-efficient coherent optical links with up to 1 Tbit/s.

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In photonic integrated circuits grating couplers are commonly used to establish an efficient and stable fiber-to-chip link. However, the actual coupling efficiency of a fiber-to-chip interface depends strongly on the used wavelength and exhibits a maximum at a distinct target wavelength, determined by grating design parameters. In this paper, an enhancement of the optical bandwidth of silicon grating couplers by adding integrated dispersive structures is discussed. These are realized by single layers, prism-like geometries and additional SiN gratings. Theoretical considerations for a bandwidth-enhancement by dispersive layers are performed and applied to an existing grating coupler design. A simulated 1dB-bandwidth of up to 90 nm at a maximum efficiency of -0.65 dB in the C-band could be achieved, which is an enhancement to a factor of about 2 compared with the original coupler design.

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A flexible and adaptive energy-efficient high-speed wireless hub is developed in polymer foil as a Hybrid System-in-Foil (HySiF) using Chip-Film Patch (CFP) technology. In this matter, the SiGe BiCMOS silicon chips (2.39 $\times$ 1.65 mm2) are thinned down to 45 mm and are embedded face-up inside a two-polymer CFP carrier. The active pads of the embedded silicon chips inside foil are extended to the surface of the foil to interconnect to the antenna on the foil. The integrated hybrid system has a signal transmission at 5--6 GHz frequency band. The overall thickness of the system is below 100 mm and its bendability is down to 4 mm radius of curvature. The designed and fabricated PA silicon chips operate at 50 mA with a 1.5 V supply voltage. Therefore, in addition to the high lateral thermal resistance of the thinned chip, self-heating loop inside polymer due to the low thermal conductivity of the embedding polymer raises the system temperature. Consequently, the thermal behavior and RF performance of the PA chip under different conditions are investigated. Moreover, the antenna with the required carrier frequency is simulated, fabricated, and measured on top of the polymer foil as a stand-alone system in the flexible CFP.

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Coupling of light from off-chip into highly complex silicon-based devices is currently focus of efforts and research. In this work, the experimental demonstration of a -0.50 dB (89%) coupling efficiency in the C-band with the help of an aperiodic grating coupler design in a 250 nm silicon-on-insulator (SOI) technology is shown. Further, this work reports about the latest results regarding focusing grating couplers with footprints of only 30 µm x 30 µm and a measured coupling efficiency of up to 0.93~dB (81\%) at 1549 nm. Efficient grating coupler arrays are realized by using an expanded backside metal mirror-strip for the application of fiber arrays. In addition, this work presents aperiodic silicon grating couplers with an enhanced bandwidth to overcome the limited usability of grating couplers in wavelength division multiplexing (WDM) systems.

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The dual-mode interferometer (DMI) is an attractive alternative to Mach-Zehnder interferometers for sensor purposes, achieving sensitivities to refractive index changes close to state-of-the-art. Modern designs on silicon-on-insulator (SOI) platforms offer thermally stable and compact devices with insertion losses of less than 1 dB and high extinction ratios. Compact arrays of multiple DMIs in parallel are easy to fabricate due to the simple structure of the DMI. In this work, the principle of operation of an integrated DMI with differential outputs is presented which allows the unambiguous phase shift detection with a single wavelength measurement, rather than using a wavelength sweep and evaluating the optical output power spectrum. Fluctuating optical input power or varying attenuation due to different analyte concentrations can be compensated by observing the sum of the optical powers at the differential outputs. DMIs with two differential single-mode outputs are fabricated in a 250 nm SOI platform, and corresponding measurements are shown to explain the principle of operation in detail. A comparison of DMIs with the conventional Mach-Zehnder interferometer using the same technology concludes this work.

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We present a rigorous approach for designing a highly efficient coupling between single mode optical fibers and silicon nanophotonic waveguides based on diffractive gratings. The structures are fabricated on standard SOI wafers in a cost-effective CMOS process flow. The measured coupling efficiency reaches -1.08 dB and a record value of -0.62 dB in the 1550 nm telecommunication window using a uniform and a nonuniform grating, respectively, with a 1 dB-bandwidth larger than 40 nm.

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A highly efficient grating structure for the coupling between standard optical fibers and single-mode waveguides in the silicon-on-insulator platform realized in a CMOS fabrication process is presented. The cost-effective method introduces a backside metal mirror to the grating coupler without need of an extensive wafer-to-wafer bonding. A coupling efficiency of -1.6 dB (around 69\%) near the telecommunication wavelength 1550 nm and a large 1 dB-bandwidth of 48 nm are achieved.

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Die Entwicklung der Mobilfunkkommunikation entwickelt sich zur Übermittlung immer höherer Datenraten. Dies wird erreicht, indem zum einen höherwertige Modulationsverfahren eingesetzt werden und zum anderen die Signalbandbreite erhöht wird. So sind in der aktuellen Spezifikation vom zukünftigen Mobilfunkstandard NR (engl. new radio)/5G Signalbandbreiten bis zu 100 MHz ohne Kanalaggregation vorgesehen. Zum Vergleich beträgt die maximale Bandbreite eines Kanals beim aktuellen Mobilfunkstandard LTE/E-UTRA/4G 20 MHz. Diese zwei Punkte führen bei den heutigen hauptsächlich linearen Verstärkerarchitekturen zu folgenden Problemen: durch die höherwertigen Modulationsverfahren steigert sich das Verhältnis der maximalen zur mittleren Leistung der Signale. Dadurch müssen die linearen Verstärker im Mittel mit einer geringeren Ausgangsleistung als maximal möglich betrieben werden, um Verzerrungen im Ausgangssignal zu vermeiden. In diesem Betrieb sind lineare Verstärker aber zunehmend ineffizient. Verstärkerarchitekturen wie Doherty-Verstärker oder Outphasing-Verstärker können die Effizienz der linearen Ausgangsstufe zwar wieder erhöhen, allerdings auf Kosten eines Ausgangsfilters, welcher die Bandbreite des Verstärkers limitiert. Dies wirkt der gewünschten Erhöhung der Bandbreite für zukünftige Mobilfunkstandards entgegen. Schaltverstärker, welche auch als digitale Verstärker bezeichnet werden, haben diese Problematik nicht. Nach Überführung des Eingangssignals in eine Pulsfolge können die Pulse verstärkt werden. Hierbei muss statt des Verhältnisses der maximalen zur mittleren Leistung die Kodiereffizienz berücksichtigt werden. Bei der Verstärkung der Pulse hat ein Schaltverstärker dabei prinzipbedingt eine sehr hohe Bandbreite. Ein weiterer Vorteil ist die theoretisch verlustlose Verstärkung der Pulse. Im Vergleich ist die maximal mögliche Effizienz von linearen Verstärkern bereits theoretisch begrenzt. Aus diesem Grund sind Schaltverstärker ein interessanter Forschungsgegenstand im Hinblick auf zukünftige Mobilfunkgenerationen. In dieser Arbeit werden deshalb integrierte Schaltverstärker untersucht. Bei der Wahl der Technologie wird ein CMOS-Knoten gewählt. Diese Silizium-Technologie ist im Vergleich zu den Alternativen kostengünstiger und der 65 nm-Knoten bietet ausreichend hohe Schaltgeschwindigkeiten, um den unteren Frequenzbereich von NR zumindest teilweise abdecken zu können. Vorteilhaft ist zudem die Möglichkeit der gemeinsamen Integration mit einem CMOS-Signalprozessor. Aus diesen Gründen werden die integrierten Schaltungen dieser Arbeit in der 65 nm-CMOS-Technologie von ST Microelectronics entwickelt. Ein Problem der Transistoren in dieser Technologie ist die geringe Durchbruchspannung, mit welcher ohne Anpassnetzwerke kaum Ausgangsleistung erzeugt werden kann. Um den Ausgangshub erhöhen zu können, werden die Transistoren gestapelt angeordnet. Diese gestapelten Strukturen sind Kern dieser Arbeit.

Zusammenfassung

Die Entwicklung der Mobilfunkkommunikation entwickelt sich zur Übermittlung immer höherer Datenraten. Dies wird erreicht, indem zum einen höherwertige Modulationsverfahren eingesetzt werden und zum anderen die Signalbandbreite erhöht wird. So sind in der aktuellen Spezifikation vom zukünftigen Mobilfunkstandard NR (engl. new radio)/5G Signalbandbreiten bis zu 100 MHz ohne Kanalaggregation vorgesehen. Zum Vergleich beträgt die maximale Bandbreite eines Kanals beim aktuellen Mobilfunkstandard LTE/E-UTRA/4G 20 MHz. Diese zwei Punkte führen bei den heutigen hauptsächlich linearen Verstärkerarchitekturen zu folgenden Problemen: durch die höherwertigen Modulationsverfahren steigert sich das Verhältnis der maximalen zur mittleren Leistung der Signale. Dadurch müssen die linearen Verstärker im Mittel mit einer geringeren Ausgangsleistung als maximal möglich betrieben werden, um Verzerrungen im Ausgangssignal zu vermeiden. In diesem Betrieb sind lineare Verstärker aber zunehmend ineffizient. Verstärkerarchitekturen wie Doherty-Verstärker oder Outphasing-Verstärker können die Effizienz der linearen Ausgangsstufe zwar wieder erhöhen, allerdings auf Kosten eines Ausgangsfilters, welcher die Bandbreite des Verstärkers limitiert. Dies wirkt der gewünschten Erhöhung der Bandbreite für zukünftige Mobilfunkstandards entgegen. Schaltverstärker, welche auch als digitale Verstärker bezeichnet werden, haben diese Problematik nicht. Nach Überführung des Eingangssignals in eine Pulsfolge können die Pulse verstärkt werden. Hierbei muss statt des Verhältnisses der maximalen zur mittleren Leistung die Kodiereffizienz berücksichtigt werden. Bei der Verstärkung der Pulse hat ein Schaltverstärker dabei prinzipbedingt eine sehr hohe Bandbreite. Ein weiterer Vorteil ist die theoretisch verlustlose Verstärkung der Pulse. Im Vergleich ist die maximal mögliche Effizienz von linearen Verstärkern bereits theoretisch begrenzt. Aus diesem Grund sind Schaltverstärker ein interessanter Forschungsgegenstand im Hinblick auf zukünftige Mobilfunkgenerationen. In dieser Arbeit werden deshalb integrierte Schaltverstärker untersucht. Bei der Wahl der Technologie wird ein CMOS-Knoten gewählt. Diese Silizium-Technologie ist im Vergleich zu den Alternativen kostengünstiger und der 65 nm-Knoten bietet ausreichend hohe Schaltgeschwindigkeiten, um den unteren Frequenzbereich von NR zumindest teilweise abdecken zu können. Vorteilhaft ist zudem die Möglichkeit der gemeinsamen Integration mit einem CMOS-Signalprozessor. Aus diesen Gründen werden die integrierten Schaltungen dieser Arbeit in der 65 nm-CMOS-Technologie von ST Microelectronics entwickelt. Ein Problem der Transistoren in dieser Technologie ist die geringe Durchbruchspannung, mit welcher ohne Anpassnetzwerke kaum Ausgangsleistung erzeugt werden kann. Um den Ausgangshub erhöhen zu können, werden die Transistoren gestapelt angeordnet. Diese gestapelten Strukturen sind Kern dieser Arbeit.

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Drahtlose Kommunikationssysteme erfreuen sich heutzutage weiter Verbreitung in unterschiedlichsten Bereichen und auch die Entwicklung flexibler Elektronik auf Folien schreitet immer weiter voran, da sich durch deren geringe Dicke und mechanische Flexibilität neue Anwendungsfelder eröffnen, welche häufig im Bereich der Sensorik zu finden sind. Für den zugehörigen Datenaustausch ist für flexible, autarke Systeme eine drahtlose Kommunikation erforderlich, wobei gebräuchliche drahtlose Kommunikationssysteme weder für Foliensysteme optimiert, noch in jedem Fall darin einsetzbar sind. Weiterhin sind dem Autor bisher keine vollständig biegbaren drahtlosen Kommunikationsschnittstellen bekannt. Aus diesem Grund wird in dieser Arbeit eine biegbare drahtlose Kommunikationsschnittstelle für zwei Anwendungsdemonstratoren in Sensorfoliensystemen mit Dicken von ca. 150µm - 300 µm vorgestellt. Die Umsetzung beinhaltet ein Konzept, welches ohne lokale Frequenzreferenz auskommt, ein anwendungsspezifisches Protokoll sowie die Implementierung der entsprechenden Empfänger und Sender auf physikalischer Ebene als integrierte Schaltung (IC). Der IC nimmt einen Schwerpunkt der Arbeit ein. Um eine maximale Biegbarkeit des ICs zu realisieren, wird eine Dicke von 10 $-$ 20 µm angestrebt, wofür eine speziell dünnbare CMOS-Sea-of-Gates-Technologie mit minimaler Strukturgröße von 500 nm eingesetzt wird. In Kapitel 3 findet eine Systemauslegung statt. Nach Vorstellung der Anwendungsdemonstratoren für Greiffinger und Sicherheitstüren wird eine genauere Definition der Ziele und Spezifikationen durchgeführt. Außerdem werden vom Foliensystem herrührende Randbedingungen betrachtet, welche einerseits, wie die fehlende Referenz, von prinzipieller Natur sind und andererseits von der Strukturgröße und Art der Sea-of-Gates-Technologie verursacht werden. Anschließend wird das Konzept der Referenzübertragung vorgestellt und es werden passend zu Anwendung und Rahmenbedingungen die ISM-Frequenzbänder bei 27 und 868 MHz ausgewählt. Weiterhin wird untersucht, ob verfügbare Protokolle für die Kommunikation eingesetzt werden können und es wird ein speziell für biegbare Systeme und die Anwendungen entwickeltes Protokoll mit sehr geringen Latenzen vorgestellt und mit den vorhandenen Protokollen verglichen. Schließlich findet sich eine Systemübersicht. In Kapitel 4 werden der Aufbau und die Realisierung der Referenztakt- und Datenempfänger bei 27 MHz mit Vorverstärker, Verstärkungsregelkreis, Demodulation, Dekodierung und limitierendem Verstärker vorgestellt. Zudem werden Simulations- und Messergebnisse gezeigt und diese mit kommerziell erhältlichen Empfängern verglichen. Kapitel 5 zeigt den Aufbau des 868 MHz ASK Senders, welcher aus einer Phasenregelschleife und einem modulierbaren Ausgangsverstärker besteht. Anhand von Simulations- und Messergebnissen wird die prinzipielle Funktion verifiziert und es wird der Einfluss des Empfangssignalpegels auf das Ausgangsspektrum untersucht. Im Anschluss findet sich eine Zusammenfassung und ein Vergleich mit anderen Sendern im 868 MHz ISM-Band. In Kapitel 6 sind Ergebnisse des Gesamtsystems gezeigt. Dabei wird die drahtlose Kommunikation auf Basis des anwendungsspezifischen Protokolls mit dem entwickelten IC vorgestellt. Dies geschieht zunächst in starrer Umgebung und später auf einem Foliensystem. Es kann gezeigt werden, dass die Anforderungen aus Kapitel 3 eingehalten werden und eine Kommunikation auch in gebogenem Zustand möglich ist. Damit stellt das entwickelte Kommunikationssystem nach Kenntnis des Autors die erste vollständig mechanisch flexible drahtlose Schnittstelle mit aktivem Sender dar. Die Ergebnisse der Arbeit werden schließlich im letzten Kapitel zusammengefasst und mit bekannten Systemen verglichen. Dort wird auch ein Ausblick gegeben.

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In der vorliegenden Dissertation wird die Schaltungstechnik für schnelle DACs untersucht und ein DAC mit einer Umsetzungsrate bis zu 100 GS/s und 8 bit nomineller Auflösung in 28 nm CMOS Technologie entworfen. Um die Ausgangsbandbreite zu erhöhen, ist die Ausgangsstufe mit einer verteilten Struktur konstruiert. Dabei sind das Stromsummationsnetzwerk und die Taktverteilung an der DAC-Ausgangsstufe mittels künstlich konstruierten Leitungen realisiert, um die parasitären Kapazitäten auf die künstliche Leitung zu verteilen. Für die Charakterisierung des DACs ist ein 1 kByte Speicher integrierte, der zyklisch ausgelesen werden kann, um die Eingangsdatenströme für den DAC zu erzeugen. Die maximale Bandbreite beträgt 13 GHz bei einer Abtastrate von 100 GS/s. Die effektive Anzahl von Bits (engl. effective number of bits, ENOB) beträgt 5,3 bit bei niedrigen Ausgangsfrequenzen und reduziert sich auf 3,2 bit bei 24,9 GHz mit einer Abtastraten von 100 GS/s.

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Hochfrequenz-Leistungsverstärker sind für einen großen Teil des Leistungsverbrauchsim Mobilfunk verantwortlich. Klasse-S-Leistungsverstärker versprechen eine sehr hoheLeistungseffizienz, insbesondere für moderne Mobilfunkstandards. Ein wichtiger Teil einesKlasse-S-Leistungsverstärkers ist der Modulator, der aus dem Eingangssignal eine binärePulsfolge erzeugt. Ein Schaltverstärker kann diese Pulsfolge effizient verstärken.Diese Arbeit behandelt die Implementierung eines solchen Modulators als BandpassDelta-Sigma Modulator. Das Ziel ist eine standardkonforme Signalerzeugung für den Mo-bilfunkstandard UMTS (Universal Mobile Telecommunications System) in einem möglichstbreiten Frequenzbereich.Zu Beginn werden Grundlagen des Mobilfunks, Hochfrequenz-Leistungsverstärker undVoraussetzungen für Mobilfunksignale im Standard UMTS beschrieben. Ausgehend voneinem zeitdiskreten Tiefpass Delta-Sigma Modulator wird ein zeitkontinuierlicher BandpassDelta-Sigma Modulator hergeleitet.Aus Projektgründen wird eine reine Bipolar-Technologie für die Implementierung aus-gewählt. Verstärker und Auffangregister für den Digitalteil werden in Stromschalter-Technik umgesetzt. Verschiedene Schaltungen für einen Transkonduktanzverstärker wer-den hergeleitet und bewertet. Eine neue, schaltbare Kapazität wird vorgestellt. Dieseermöglicht einen großen Frequenzbereich für den Modulator.Zwei Modulatoren werden entworfen. Der erste Modulator ist nicht abstimmbar underfüllt die UMTS-Anforderungen für den Kanal von der Basis-Station zum Endgerätbei 2,2 GHz. Der zweite Modulator kann mit Hilfe der schaltbaren Kapazität einenFrequenzbereich zwischen 1,55 GHz und 2,45 GHz abdecken. Er ist im Bereich zwischen1,83 GHz und 2,45 GHz standardkonform.

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Das rasante Wachstum des weltweiten Datenverkehrs in den vergangenen Jahren ist weiterhin ungebrochen. Zur weiteren Steigerung der Datenraten auf einer Glasfaser werden seit einigen Jahren höhere Modulationsformate eingesetzt. Somit kann das zur Verfügung stehende Spektrum effizienter genutzt werden. Aufgrund technischer Beschränkungen können die künftig benötigten elektro-optischen Schnittstellen bei Übertragungsraten von 400 Gbit/s und 1 Tbit/s nicht als Einzelträgersysteme realisiert werden. Daher werden mehrere Träger zusammen mit höheren Modulationsverfahren eingesetzt. Die dafür benötigten optischen Sender und Empfänger bestehen aus vielen Einzelkomponenten, wodurch die Komplexität und die Kosten der Baugruppen steigen. Somit wird die Notwendigkeit diese komplexen photonischen Schaltungen auf einem Chip zu integrieren sowohl durch technische als auch durch wirtschaftliche Aspekte motiviert. Zentrales Element der dabei eingesetzten kohärenten Empfänger ist der optische 90°-Hybrid. In dieser Arbeit werden monolithisch integrierte 90°-Hybride in Silizium untersucht, die als Multimoden-Interferenzkoppler realisiert werden. Diese basieren auf der Ausbildung von Selbstabbildungen durch phasenrichtige Interferenz der ausbreitungsfähigen Moden. Hierbei werden zwei Konzepte untersucht: Zum einen ein Multimoden-Interferenzkoppler mit einfachem seitlichen Mantel aus Siliziumdioxid und zum anderen eine optimierte Variante mit seitlichem Sub-Wellenlängen-Gitter zur Beeinflussung der Wellenführung im Multimoden-Interferenzkoppler. Die Bauelemente werden mithilfe der Eigenmodenentwicklung simuliert. Durch Anwendung des Bloch-Theorems können ebenfalls die Sub-Wellenlängen-Gitter effizient berechnet werden. Aus den Simulationen werden die für den Einsatz in kohärenten Empfängern maßgeblichen Eigenschaften der 90°-Hybride bestimmt. Die Simulationsergebnisse werden anhand extern hergestellter 90°-Hybride messtechnisch bestätigt. In den gemessenen Transmissionsspektren zeigen sich die qualitativ verbesserten Selbstabbildungen des optimierten Hybrids durch eine gleichförmige Aufteilung der Leistung in einem großen Wellenlängenbereich. Somit kann nutzbare Bandbreite des 90°-Hybrids hinsichtlich Gleichtaktunterdrückung und Phasenfehler der interferierenden Signale vergrößert werden. Ebenfalls können die minimalen Verluste auf nur noch 0,03 dB in der Simulation und 0,06 dB - 0,08 dB in der Messung reduziert werden. Zusätzlich werden periodisch strukturierte einmodige Wellenleiter untersucht. Um den vektoriellen Charakter der ausbreitungsfähigen Bloch-Moden zu berücksichtigen sind Simulationen der dreidimensionalen Struktur erforderlich. Die in den Simulationen vorhergesagten besonderen Ausbreitungseigenschaften der Bloch-Moden werden durch Messungen an fabrizierten Wellenleitern bestätigt. Um die Leistungspegel von Datensignal und Lokaloszillator am Eingang des 90°-Hybrids in einem optimalen Bereich zu halten wird ein einstellbares optisches Dämpfungsglied benötigt. Hierfür wird ein auf zwei 2x2-Multimoden-Interferenzkopplern basierendes abstimmbares Dämpfungsglied mit thermischen Phasenstellern vorgestellt. Die umgesetzte Verlustleistung bei vollständiger Aussteuerung beträgt 12,5 mW. Dabei kann die Dämpfung in einem Bereich von mehr als 30 dB eingestellt werden.

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Die Verfügbarkeit kommerzieller Analog/Digital-Umsetzer (A/D-Umsetzer), die für Radaranwendungen geeignet sind, ist eingeschränkt, da Radaranwendungen nationalstaatliche Interessen betreffen. Eine Möglichkeit, diese Einschränkung zu umgehen, liegt in der Entwicklung eines eigenen A/D-Umsetzers. Diese Arbeit präsentiert die Entwicklung und Charakterisierung eines A/D-Umsetzers laut einer vorgegebenen Spezifikation. Nachdem in Kapitel 1 die grundlegenden Eigenschaften eines A/D-Umsetzers erklärt wurden, wird das Prinzip der Faltung und Interpolation (F/I) eingeführt. Danach wird die Spezifikation anhand eines Vergleichs mit veröffentlichten F/I-A/D-Umsetzern diskutiert. Der Vergleich dient als Grundlage für Entscheidungen, die hinsichtlich der Architektur getroffen werden müssen. Kapitel 2 konzentriert sich auf die Systemebene. Es beschäftigt sich mit Zusammenhängen zwischen erreichbarer Linearität und Auflösung des A/D-Umsetzers einerseits und Schaltungstopologien, deren Dimensionierung und physikalischen Effekten andererseits. Das Hauptkapitel besteht aus der eingehenden Untersuchung des implementierten A/D-Umsetzers. Hierzu wird jeder analoge Block auf Schaltplanebene erklärt. Alternative Schaltungstopologien werden diskutiert, sodass getroffene Entscheidungen nachvollzogen werden können. Wegen der Eigenart des Quantisierungsprozesses wird ein spezieller Auswertungsalgorithmus entwickelt, der die Anforderungen an die Schnittstelle zwischen Analog- und Digitalteil relaxiert. Die logischen Funktionen des Algorithmus werden auf Schaltplanebene transferiert, um den Digitalteil zu erhalten. Chip-interne Maßnahmen zur einfacheren Charakterisierung des A/D-Umsetzers werden erklärt, gefolgt von der Beschreibung der Platine zur Auswertung und dem Messaufbau. Der erste Teil des Kapitels 5 beschreibt die Simulationsbedingungen und untersucht per Simulation Störeinflüsse, die Auswirkungen auf die Kenndaten des A/D-Umsetzers haben. Der zweite Teil besteht aus diversen Messreihen. Abschließend werden Simulations- und Messergebnisse verglichen, gefolgt von einem Vergleich der erzielten Ergebnisse mit dem Stand der Technik. Eine abschließende Zusammenfassung hebt die hervorragenden Ergebnisse dieser Arbeit noch einmal hervor.

Zusammenfassung

In der Signalverarbeitung und Kommunikation zeichnet sich ein Trend weg vom Analogen hin zum Digitalen ab. Vorteile von digitalen Daten sind, dass ihre physikalische Darstellung losgelöst davon ist, was sie physikalisch repräsentieren, dass zu ihrer Verarbeitung standardisierte Schaltungskomponenten angewendet und spezialisierte Komponenten synthetisiert werden können, sowie dass sie verlustfrei übertragen und gespeichert werden können. Dafür müssen analoge Signale, die beispielsweise von einem Sensor generiert oder von einer Antenne empfangen werden, verstärkt und anschließend in digitale Daten umgesetzt werden. Für die Analog-Digital-Umsetzung sind unterschiedliche Konzepte bekannt, von denen sich manche besonders gut für bestimmte Technologien eignen. Die Konzepte unterscheiden sich durch die Kennzahlen und Parameter, die mit ihnen erreicht werden können. Eines der Konzepte, um ein analoges in ein digitales Signal umzusetzen, nennt sich \glqqSukzessive Approximation\grqq. Dieses Konzept verwendet ein schrittweises, binär abgestuftes Wägeverfahren, um die digitale Repräsentation einer analogen Spannung zu bestimmen. Wegen seines schrittweisen Fortschritts erlaubt es grundsätzlich eine Analog-Digital-Umsetzung mit mittlerer Geschwindigkeit. Die Abtastrate kann jedoch erhöht werden, indem einige Umsetzer mit Zeitverschachtelung arbeiten. Der Analog-Digital-Umsetzer mit sukzessiver Approximation erreicht mittlere Auflösungen im Bereich von 10 bit, ohne dass er eine Kalibrierung oder Kompensation von Fehlern benötigt. Jede weitere Erhöhung der Auflösung um ein Bit fügt dem Umsetzungszyklus einen Schritt hinzu, alle Komponenten müssen jedoch die Anforderungen in Bezug auf Rauschen, Linearität und Genauigkeit für die geforderte Auflösung erfüllen. Der Analog-Digital-Umsetzer mit sukzessiver Approximation beinhaltet ein sukzessives Approximationsregister, das mit statischer CMOS-Logik arbeitet. Es speichert das digitale Ausgangscodewort des Umsetzers und steuert den Umsetzungszyklus. Eine weitere Komponente ist durch einen Digital-Analog-Umsetzer gegeben, der für gewöhnlich als passive Schaltung mit einem kapazitiven Spannungsteiler mit binär gewichteten Kondensatoren realisiert wird. Die einzige aktive, analoge Komponente dieses Umsetzers ist ein Komparator, der entscheidet, ob ein Binärwert \glqq0\grqq oder \glqq1\grqq ist. Wegen der geringen Anzahl an aktiven, analogen Komponenten eignen sich moderne CMOS-Technologien besonders für Analog-Digital-Umsetzer mit sukzessiver Approximation und ermöglichen sehr leistungseffiziente Entwürfe. Veröffentlichte Entwürfe von Analog-Digital-Umsetzern mit sukzessiver Approximation mit Abtastraten im Bereich von einigen Kilosamples bis zu dutzenden Gigasamples pro Sekunde zeigen eine sehr gute Leistungseffizienz. Sie eignen sich für ein großes Anwendungsfeld wie für biomedizinische Beobachtung, Sensorsysteme, die Beobachtung analoger Spannungen innerhalb einer Schaltung oder drahtlose oder -gebundene Kommunikation. Wegen ihrer Kompatibilität mit skalierten CMOS-Technologien können sie zusammen mit digitalen Schaltungen zur Signalverarbeitung in einem Mikrochip integriert werden. Diese Arbeit behandelt den Entwurf von Analog-Digital-Umsetzern mit sukzessiver Approximation, die Abtastraten im Bereich von Megasamples pro Sekunde haben. Die vorgestellten Komponenten sollen den Entwurf von Umsetzern mit gegebenen Anforderungen in einer gebräuchlichen Technologie ermöglichen. Dabei soll eine dem Stand der Technik entsprechende Leistungseffizienz erreichbar sein, ohne dass die Schaltung eine komplexe Kalibrierung oder Fehlerkorrektur benötigt. Die vorgestellten Entwürfe beschränken sich auf Umsetzer mit einem Kern, die ohne Zeitverschachtelung arbeiten. Alle enthaltenen Umsetzer beinhalten genau einen Komparator, der einen Binärwert pro Vergleich bestimmt. Damit wird in jedem Schritt des Umsetzungszyklus genau ein Bit bestimmt. Nach der Einführung grundlegender Eigenschaften und Parameter von Analog-Digital-Umsetzern werden einige Konzepte und Algorithmen für die sukzessive Approximation angegeben. Es werden alle Schaltungsblöcke vorgestellt, die zur Realisierung der aufgeführten Algorithmen notwendig sind. Besondere Beachtung finden die begrenzenden Eigenschaften eines jeden Blocks wie die Linearität des Eingangskreises, die Empfindlichkeit des Entscheiders oder der Einfluss von Prozessschwankungen. Für alle gezeigten Schaltungsvarianten werden gefertigte Analog-Digital-Umsetzer zusammen mit den zugehörigen Messergebnissen gezeigt. Das Abschlusskapitel ordnet die in dieser Arbeit entworfenen Schaltungen in den Stand der Technik ein. In signal processing and communications, systems tend to operate with more digital and less analog components. Advantages of digital data are that their physical representation is detached from their contents. Standardized components can be applied for their processing and special components can be synthesized from a logical description. Furthermore they can be transmitted and stored without loss of signal quality. For this purpose, analog signals generated by a sensor or received by an antenna must be amplified and converted to the digital domain. Several methods are known for analog-to-digital conversion which may favor certain technologies and which are distinguished by the performance parameters that they can achieve. One of the methods to convert an analog to a digital signal is successive approximation. This method finds the digital code of an analog input voltage by a stepwise binary search. It basically enables the conversion with intermediate speed due to its successive progress. However, the conversion rate can be increased if several converters operate with time-interleaving. The successive approximation analog-to-digital converter can achieve intermediate resolutions in the range of 10 bit without the need for calibration. Each additional bit adds one step to the approximation process but all components must meet the requirements of noise, linearity and precision for the desired resolution. The successive approximation converter comprises a successive approximation register which is a purely digital component storing the output code and controlling the conversion cycle. Another component is a digital-to-analog converter which is usually realized as a passive circuit with a binary weighted capacitor array. Its only active analog device is a comparator which decides whether a bit is \grqq0'' or \grqq1''. Due to the low number of active analog devices modern CMOS technologies are suitable for successive approximation converters and permit low power designs. Designs of successive approximation analog-to-digital converters with conversion rates in the range from several kilosamples per second up to tens of gigasamples per second show an excellent power efficiency. They are suited for a wide range of applications like biomedical surveillance, sensor systems, on-chip voltage monitoring or wireless and wired communication. Because of their compatibility with scaled CMOS technologies they can be integrated together with signal processing circuitry onto one die. This thesis covers the design of successive approximation analog-to-digital converters with conversion rates in the range of megasamples per second. The provided components should enable the design of converters with given requirements in a common technology. It targets a state-of-the-art power efficiency without the need for complex calibration or error compensation neither on- nor off-chip. The presented designs are limited to single-core converters without time-interleaving. The converters use one comparator which generates one binary value for each comparison. Thus they determine one bit per step. After the introduction of basic properties and parameters related to analog-to-digital converters, several concepts and algorithms for successive approximation converters are given. All circuit blocks necessary for the design of converters according to each algorithm are introduced. The limiting properties of each block like the linearity of the input circuit, the sensitivity of the comparator or the impact of process variations and mismatch are investigated in detail. A fabricated die and experimental results are presented for all analog-to-digital converter types shown. The final chapter compares the designs proposed in this thesis to the state of the art.

Zusammenfassung

Diese Arbeit befasst sich mit der Theorie, der Entwicklung und der Vermessung von hochbitratigen CMOS-Analog-Digital-Wandlern. Dabei liegt durch die Entwicklung von zwei Parallel-A-D-Wandlern ein besonderer Fokus auf dieser Wandlerstruktur und auf Schaltungskomponenten zur Erweiterung dieser Architektur. Basierend auf dem Projekt 100GET werden zwei Parallelwandler mit nominaler Auflösung von 6 bit und einer Zielwandlerrate von 25 GS/s konzipiert und aufgebaut. Die A-D-Wandler besitzen Echtzeitschnittstellen, welche nicht nur zum Test, sondern auch für Echtzeit-Übertragungsexperimente verwendet werden können. Aufgrund der daraus resultierenden hohen Ausgangsdatenraten wird ein eigenes Messsystem auf Basis eines FPGA realisiert. Die Wandler an sich lassen sich als Einzelblöcke direkt mit großen digitalen Rechenkernen auf einem Chip integrieren, wodurch sich sowohl die Kosten als auch die Komplexität im Vergleich zu Multichipmodulen stark reduzieren. In Kapitel 1 werden die Anwendungsgebiete von schnellen A-D-Wandlern vorgestellt und es wird aufgezeigt, dass den Wandlern in aktuellen und wohl auch zukünftigen Übertragungs-, Mess- und Radarsystemen eine Schlüsselposition zufällt. Durch die Verlagerung immer mehr analoger Funktionen in den Bereich der digitalen Signalnachverarbeitung werden die Anforderungen an die Schnittstelle zwischen analoger und digitaler \grqqWelt\grqq immer größer. Weiterhin werden in diesem Kapitel die Ziele des zugrundeliegenden Projekts 100GET erläutert, woraus sich direkt die Anforderungen an die entworfenen Testwandler ADU V1 und ADU V2 ergeben. Grob lassen sich die Anforderungen direkt aus dem gewünschten Funktionsbaustein ablesen. Dies ist ein 25 GS/s 6 bit Parallelwandler mit einer Bandbreite über der Nyquistfrequenz, Echtzeitschnittstellen, einer niedrigen Leistungsaufnahme unter 3 W und einem niedrigen Flächenbedarf unter 1 mm in einer 90 nm CMOS-Technologie. Kapitel 2 befasst sich mit den theoretischen Grundlagen. Dazu werden zunächst verschiedene A-D-Wandlerstrukturen mit ihren jeweiligen Merkmalen vorgestellt, die geeignet sind, hohe Abtastraten zu erzielen. Dazu zählen neben Mehrschritt-, Hybrid- bzw. Faltungs- und Parallel-A-D-Wandlern auch stark zeitverschachtelte langsamere Umsetzertypen, wie beispielsweise A-D-Wandler mit sukzessivem Approximationsregister. Anschließend werden die wichtigsten statischen und dynamischen Eigenschaften und Charakteristika von A-D-Wandlern - wie beispielsweise die integrale und differentielle Nichtlinearität (INL und DNL), das Signalzu-Rausch-und-Störverhältnis (SNDR) oder die effektive Auflösung (ENOB) -erläutert. Abschließend werden verschiedene Störeinflüsse, wie beispielweise Schwellenspannungsverschiebungen über der Temperatur, beschrieben. Dabei liegt hier der Fokus vor allem auf Einflüssen und Effekten, welche in CMOS-Schaltungen auftreten. Im folgenden Kapitel 3 wird die Parallel-A-D-Wandler-Architektur genauer erläutert und vertieft. Verschiedene Konzepte zur Erweiterung der einfachen ParallelArchitektur, wie beispielsweise eine die Auflösung erhöhende Interpolation, werden eingeführt. Anschließend werden die erläuterten Konzepte auf zwei A-DWandler-Testchips umgesetzt. Der erste Wandler ADU V1 ist als zweifach zeitverschachtelter Umsetzer mit Interpolation von 3 auf 6 bit in einer 90 nm CMOSTechnologie ausgeführt. Zusätzlich sind die Pegel der Referenzspannungsleiter mithilfe von kleinen Digital-Analog-Umsetzern (DAU) kalibrierbar. Dies hat den großen Vorteil, dass kein direkter Eingriff in den analogen Pfad des Wandlers erfolgt und somit fast keine negativen Effekte, wie beispielsweise ein Bandbreiteverlust durch die Kalibrierungseingriffe, auftreten. Weiterhin wird ein gegenüber Blasenfehlern nicht empfindlicher Thermometer-zu-Binär-Kodierer eingebaut, welcher auf einer direkten Multiplexerstruktur basiert. Aufgrund der hohen Wandlungsraten in den Sub-ADUs in ADU V1 kommt es zu einer Bandbreitenbegrenzung durch die Sub-ADUs selbst. Die zweite Wandlerversion ADU V2 beruht weitestgehend auf den bereits in ADU V1 vorgestellten und umgesetzten Konzepten und Komponenten. Allerdings wird anstatt einer zweifachen eine vierfache Zeitverschachtelung gewählt, da sich so die harten Geschwindigkeitsanforderungen von 12,5 GS/s pro Kanal auf 6,25 GS/s reduzieren lassen. Weiterhin wird vor den parallelen Komparatoren eine Baumstruktur implementiert, welche aus linearisierten Verstärkern aufgebaut ist. Die Linearisierung erfolgt durch eine Source-Degeneration des differentiellen nFET-Paares einer CML-Grundzelle. Durch die Degenerationswiderstände sind die Verstärker ebenfalls mithilfe von DAUs kalibrierbar. Durch einseitiges Einbringen von Kalibrierungsströmen am differentiellen NMOS-Paar der CML-Verstärker kann der Nulldurchgang verschoben werden. Beidseitiges Einbringen von Strömen führt zu einer Erhöhung der Verstärkung. Die Baumstruktur führt zu einer Reduzierung der Eingangskapazität des Gesamtwandlers. Auch rein digitale Schaltungsteile, wie die zur Synchronisierung mit dem Messsystem benötigten Pseudozufallszahlengeneratoren, werden vorgestellt. Für ADU V1 ist eine direkte PRBS-Struktur ausreichend, während für ADU V2 aus Taktungs- und Synchronisierungsgründen eine modifizierte Halbraten-PRBSStruktur bevorzugt wird. Nach Behandlung der Schaltungskonzepte und Blockschaltbilder folgen bei beiden Wandlern eine kurze Erläuterung zum Maskenentwurf, ein Foto der fertig prozessierten Wandler-Chips und die jeweiligen erzielten Simulationsergebnisse. Die Simulation der extrahierten Maskenentwurfsnetzlisten mit Rauscheffekten zeigt für beide Wandler eine Auflösung von 5 bit bei niedrigen Eingangssignalfrequenzen. Bei Wandler ADU V1 ergibt sich durch Bandbreitenbeschränkungen eine Reduktion auf zum Teil 3,4 bit bei höheren Frequenzen. ADU V2 zeigt bis zur Nyquistfrequenz und darüber hinaus ENOB-Werte über 5 bit. Die Vermessung und die ihr zu Grunde liegende Implementierung einer geeigneten Echtzeit-Messumgebung zeigt Kapitel 4. Aufgrund von sehr hohen Kosten kommerzieller Systeme zur Vermessung von schnellen A-D-Wandlern wird für die Vermessung der in Kapitel 3 vorgestellten Wandler ein am INT entwickeltes Messsystem verwendet. Dieses basiert auf der Nutzung eines Virtex4 FPGAEvaluationsboards ML423 von Xilinx. Das VHDL-Design GIMP und die auf Pseudozufallszahlenfolgen basierende Synchronisierungssroutine werden mit den zugrundeliegenden Mechanismen erläutert. Weiterhin werden die entwickelten Messaufbauten dargestellt und erläutert. Für erste Funktionstests wird eine kleine Taconic-Platine mit Kühlmöglichkeit durch ein Peltierelement entworfen. Dieser Aufbau ermöglicht jedoch nicht die Vermessung der maximal möglichen Wandlerrate der ADUs, da die maximalen Ausgangsdatenraten der Wandler von 12,5 Gbit/s nicht von den Schnittstellen des FPGA-Boards detektiert werden können. Die ADU-Chips werden bei diesem Aufbau durch eine Aussparung in der Platine direkt auf das Peltierelement geklebt und durch Gold-Bonddrähte mit der Platine verbunden. Der zweite Messaufbau basiert auf einem Dünnschicht-Keramik Substrat. Darauf wird ein A-D-Wandler zusammen mit vier zusätzlichen Demultiplexern zur Reduzierung der Ausgangsdatenraten untergebracht. Die Chips sind ebenfalls in Vertiefungen verklebt und über Gold-Bonddrähte mit der Platine verbunden. Die Verbindung der Chips untereinander und mit den analogen Eingangssignalen erfolgt durch gekoppelte Mikrostreifen- und Koplanarleitungen. Die Dünnschichtplatine ist auf einer großen Taconic-Platine befestigt, auf welcher die digitalen Ausgangssignale sternförmig verteilt werden und über SMP-Stecker abgegriffen werden können. Die Kontrolle der Messungen mit dem VHDL-Design und den Messaufbauten erfolgt mit dem Visual-Basic.Net-Programm chIMP. Es bietet diverse Kontrollund Steuerfunktionen - beispielsweise lässt sich die Synchronisierung der Messumgebung mit dem FPGA-Design starten oder ein systematischer Durchkämmungsalgorithmus zur Kalibrierung durchführen. Anschließend werden die mit dem Messsystem erzielten Messergebnisse für die beiden entwickelten A-D-Umsetzer-Testchips und einen weiteren Testchip, welcher diverse Einzelkomponenten umfasst, vorgestellt. Obwohl, vor allem beim ersten A-D-Wandler-Testchip, diverse Probleme durch den komplexen und aufwendigen Aufbau der Wandler und des Messsystems auftreten, lassen sich für Wandler ADU V1 Abtastraten von 24 GS/s und für Wandler ADU V2 18 GS/s nachweisen. Weiterhin kann für ADU V2 mithilfe von diversen einfachen Kalibrierungsdurchläufen eine Auflösung von 4,5 bit für die Einzelkanäle bei niedrigen Abtastraten gezeigt werden. Bei einer Abtastrate von 18 GS/s zeigen die Kanäle noch eine Auflösung von 4,3 bit mit einer Verlustleistung von 2,5 W. Dies führt zu einem Gütefaktor (engl.: Figure of Merit, FOM) von 7,05 pJ pro Wandlungsschritt. Diese Werte lassen sich durch Optimierungen des Messsystems oder der A-D-Wandler selbst weiter optimieren. Kapitel 5 fasst die erzielten Simulations- und Messergebnisse aus Kapitel 3 und 4 zusammen. Die erzielten Ergebnisse werden genauer bewertet und Optimierungsmöglichkeiten, sowohl für die A-D-Umsetzer als auch für die Vermessung bzw. für das Messsystem, werden erläutert. Die Arbeit abschließend erfolgt ein Vergleich der beiden Wandler zum Stand der Technik. Die beiden Wandler können zwar mit dem besten, vom Anwendungsfall her ähnlichen, Wandler in Bezug auf Leistungsverbrauch und ENOB-Werte nicht in jeder Beziehung mithalten, dennoch zeigen die Ergebnisse die Funktionalität und den Nutzen der entwickelten Konzepte. Ähnliche oder bessere Werte können mit den gleichen Strukturen durch einen kleineren Technologieknoten, kleinere Gattergrößen und durch mehr Kalibierungseingriffe erzielt werden. This thesis covers the theory, the development and the measurement of analogto-digital-converters (ADCs) for the application in high speed data communication systems. Based on project requirements, which demanded very high sampling rates of 25 GS/s with relatively low nominal resolutions of 6 bit, there is a special focus on flash ADCs. The underlying idea is to develop reusable structures and concepts for CMOS-ADCs, which may be integrated together with large digital cores in a one chip solution at relatively low cost. Another benefit of the one chip solution is the low complexity of the interconnection between the ADC and the digital signal processor. Two ADC-chips with real-time interfaces are implemented for testing of a data transmission system and for measurement purposes. These high bitrate interfaces require a proprietary development of an FPGA-based measurement system. This measurement system can handle 20 parallel transceivers, each with a data rate of up to 6.5 Gbit/s. The thesis starts with a short overview on the fields of application of high speed ADCs. These are basically optoelectronic transmission systems, radar systems and sampling oscilloscopes. As a consequence of the relocation of more and more functionalities from the analog to the digital domain, ADCs as interfaces become more and more important. Following the overview the targets of the underlying project are explained. These are summed up by the desired building block below: A 25 GS/s 6 bit flash ADC with a bandwidth above the Nyquist frequency, real time interfaces and a power consumption below 3 W in 90 nm CMOS technology. In the second chapter, the basics of analog-to-digital-conversion are explained and several applicable architectures are introduced. These are - besides highly interleaved structures with rather slow architectures like ADCs with a successive approximation register (SAR) - the flash-, the pipeline- and the folding/hybridADC-concept. Furthermore, the relevant characteristics of ADCs, like the differential and integral nonlinearity (DNL and INL), the signal-to-noise and distortion ratio (SNDR) and the effective number of bits (ENOB), are explained. This is accompanied by an introduction of the most common effects that may influence these factors, e.g. threshold voltage variations of the transistors with temperature. In the third chapter, the two developed time-interleaved 6 bit flash ADCs are explained. Therefore, the chapter starts with the explanation of the circuit techniques and ideas that have been used to overcome effects like mismatch or high input- and interconnect-capacities. The resulting ADCs are a twofold and a fourfold time-interleaved 25 GS/s 6 bit flash ADC. The twofold interleaved ADC implies an active interpolation structure from 3 to 6 bit. The resistor-ladders of the sub-ADCs may be calibrated with small digitalto-analog converters (DACs). With this there is no direct impact on the analog path of the ADC. Additionally a bubble error tolerant thermometer-to-binary converter, which is based on a simple MUX-structure, is placed at the outputs of the interpolation stage. Due to the high sampling rate of the sub-ADCs of this ADC design, the ADC performance suffers under bandwidth limitations. Therefore in the second ADC the speed requirements of the sub-ADCs are reduced by a factor of 2. This is achieved by a slightly higher interleaving factor of 4, which fortunately allows reducing the sub-ADC size. The fourfold interleaved ADC utilizes the known structures of the twofold interleaved ADC. Furthermore it implies preamplifier-trees in front of the comparators of the sub-ADCs to reduce the capacitive load at the analog input of the entire ADC. The preamplifiers are linearized by source degeneration of the differential pair. With the two linearization resistors and small DACs, the source-voltage of the differential pair can be shifted at each side individually. This new calibration methodology allows shifting the zero crossings of the preamplifiers using a single ended calibration. Furthermore it allows reducing the gain by a calibration at both sides of the differential structure. This calibration possibility has also no direct influence on the analog path of the ADC. Both ADCs are shown as block-diagrams, layouts and die-photographs. Additionally the implemented analog sub-circuits, like the calibrated amplifier tree, and the implemented purely digital circuits, a regular and a half-rate PRBS and the thermometer-to-binary-converter, are presented in detail. Finally, this chapter also deals with the simulation results. They show an effective resolution of more than 5 bit for low frequencies and more than 4 bit up to the Nyquist frequency for the twofold interleaved ADC on schematic level including the noise effects. The parasitic effects of the extracted layout yield to a drop of the effective resolution down to 3.4 bit for higher frequencies around half of the Nyquist frequency. The improved fourfold interleaved ADC shows a resolution of more than 5 bit up to the Nyquist frequency with extracted parasitic elements of the layout. The fourth chapter goes into detail with the measurements and the underlying real time measurement setup. Due to high costs of commercial solutions, a Xilinx Virtex-4 FPGA-measurement system has been developed at the INT. The FPGA evaluation board ML423 features 20 high bitrate Rocket-IO transceivers, which may send and receive signals with data rates of up to 6.5 Gbit/s each. The extended VHDL-design GIMP with the implemented synchronization routine is described together with the corresponding control elements. Furthermore the developed test board designs are presented. For simple functionality tests, which do not require the maximum data rates, there is a rather simple Taconic-board with cooling possibility. The ADC-chip is mounted in a cavity directly on a peltier cooling element. The connection to the board is done by gold wire bonding. The second measurement board is a thin-film ceramic board with one ADC and four additional demultiplexer-chips to reduce the data rates of the single lanes at the output of the board. The chips are also mounted in cavities and connected to the board by gold wire bonding. The signals are guided in coplanar or coupled microstrip lines. The thin-film board is mounted on a large Taconic-board, where the signals are spread in a starlike layout and can be connected with SMP-plugs. The control of the measurement can be done from a PC by the developed Visual-Basic.Net-program chIMP. It has several control functionalities, e.g. it starts the synchronization in the FPGA-design or executes a simple brute-force calibration algorithm. The measurement setup leads to the measurement results that are shown at the end of this chapter. Despite several problems, resulting from the complex real time measurement setup, an effective resolution per channel of more than 4.5 bit for low sampling rates is measured for the fourfold interleaved ADC. This is achieved by using the brute-force calibration algorithm controlling the on-chip digital-to-analog converters in the reference ladders and the preamplifier-trees. Sampling rates of 24 GS/s for the twofold and 18 GS/s for the fourfold interleaved flash ADC are verified, while there are still optimization possibilities to improve the results. The fourfold interleaved ADC, when operating at 18 GS/s, achieves a resolution of 4.3 bits per channel at low signal frequencies while consuming a power of 2.5 W. This results in a FOM-value of 7.05 pJ per conversion step. Finally the simulation and measurement results of the two developed flash ADCs are summarized in the fifth chapter. In order to set this work in relation to other developed ADCs, a comparison with the state of the art of flash ADCs is performed. The results of this work and the comparison show the necessity and usefulness of the explained interleaving-, bandwidth-enhancement- and calibrationconcepts. The usability of the improvements for the flash concept is proven for high bit rate CMOS-ADCs at present time. The two developed converters do not reach the performance of the best state-of-the-art converter. Nevertheless, they demonstrate the functionality of the developed concepts. A big step towards or beyond these optimum values can be done with the same structures with a smaller technology node, smaller logic elements and an increased usage of the developed calibration methods.

Zusammenfassung

Durch die stetige Optimierung der Prozesse und Technologien hin zu einer effizienteren und wandlungsfähigeren Produktion erhöhen sich auch die Anforderungen an die Datenverbindungen was die Wandlungsfähigkeit angeht. Da eine drahtlose Verbindung in der Fertigungsumgebung eine Entwicklung hin zur Wandlungsfähigkeit vereinfachen kann stellt sich die Herausforderung eine drahtlose Funktechnologie zu finden, mit der eine drahtlose Datenübertragung mit den erhöhten Anforderungen der Fertigungsumgebung realisiert werden kann und diese dann zu evaluieren. Der Anwendungsfall der hier betrachtet wird ist die Verwendung der drahtlosen Verbindung als protokollunabhängige drahtlose und transparente \glqqBrücke\grqq, um innerhalb einer Werkzeugmaschine den Feldbus über eine Distanz von bis zu 10 Metern zu überbrücken. Die drahtlose Verbindung wird in softwaredefinierter impulsbasierter Ultrabreitbandtechnik (UWB) realisiert. Dazu wird das Band von 3,1 GHz bis 10,6 GHz verwendet. This work proposes a solution for wireless field bus communication with ultrawide band (UWB) technology in manufacturing environments. A wireless field bus offers an important improvement to the smart factory due to increasing requirements for connectivity, adaptability and flexibility. Reliable data transmission for control and production data acquisition in a plant is a crucial issue. In particular, field devices are connected by wire so far but to increase the flexibility a wireless transmission is essential. This paper points out the potential of a wireless field bus and shows how it supports the seamless transit from the virtual to the real factory. In this work we analyze the requirements of a wireless field bus in the manufacturing environment. Different possibilities of a wireless connection are compared and the conclusion is that UWB is the appropriate technology and meets the requirements to be a reliable communication system. Our implementation strategy illustrates the advantages of wireless field bus communication with UWB and suggests how to realize a dynamic reconfigurable control and sensor network. In the first step the requirements and constraints of manufacturing environment was analyzed and a wireless field bus bridge was designed. After comparing different possible wireless communication technologies the transmission in the ultra-wide band was chosen. The transmitter and the receiver were designed modular, so in the second step the single modules could be simulated, assembled and measured separately. A manufacturing environment specific channel was created to get more accurate simulation results. Furthermore a band pass filter plus an envelope detector were designed. The coder and pulse generator were realized in a FPGA. An interface to the common field bus Profibus was created to integrate this wireless bridge in a manufacturing environment The measurements of this setup showed that the signal can be transmitted, but there is major difficulty with discrete components and the modular structure that way that the signal was observable but the data was not detectable with the envelop detector. In order to determine the best type of IR-UWB modulation a software defined radio system with direct sequence synthesizers is convenient. For this purpose on the transmitter side a digital-analog-converter (DAC) with 25 GS/s controlled by FPGA feeds directly the UWB antenna. On the receiver side the received signal is amplified by a low noise amplifier (LNA) and converted to a digital signal by an analog-digital converter with as well 25 GS/s. The digital signal is further processed with a FPGA. This enables the adaptation of transmission parameters during operation. Thereby the transmission parameter, channels, antennas and RF components can be investigated. A specific antenna on the Vivaldi-principle was developed improving the transmittance. With the first test bench it was not possible to reach the intended data rate, so it was necessary to start with a lower data rate Measurements shows that the transmission works also in rough environment with no line of sight. To make sure a low bit error rate a test file was transmitted and the difference checked. To get a better transmission rate and better energy efficiency an integrated solution can be pursued.

Zusammenfassung

The progress that photonic integration is undergoing may be compared to that of electronic integration nearly half a century ago. Its development will not only enable the transmission of huge amounts of information -- particularly in optical data communication -- but will also pave the way for large scale fabrication, the minimization of assembly processes, and the reduction in energy consumption. The benefits of photonic integration can even be increased by harnessing the salient properties of the silicon-on-insulator platform. In fact, silicon photonics can leverage the existing complementary metal-oxide-semiconductor infrastructure, and hence can offer a low-cost solution for the more and more complex sender and receiver architectures. Another advantage of the silicon-on-insulator platform is the possibility for high-density integration owing to the offered large index contrast between silicon and silicon dioxide. This property certainly enables the realization of compact circuitries with numerous functionalities on very small areas; however, it also creates a barrier to the connection with available optical fibers. While the integrated waveguide structures on the chip have cross sections in the order of 0.1 µm$^2$, external optical fiber cores possess dimensions of more than 50 µm$^2$. This large mismatch can lead to extreme insertion losses, and hence the advantage of miniaturization turns into a problem of coupling with the existent conventional fibers. At first view, the issue highlighted may be seen as trivial since several standard coupling techniques, such as tapered fibers or lensing systems, are available. Nevertheless, the stringent requirements for high efficiency, compact dimensions, and more flexible coupling in industrial applications indicate that better performing configurations have to be implemented. For this purpose, a variety of approaches starting from three-dimensional tapers to photonic crystals and plasmonic structures have been proposed. Each of these techniques, however, offers more cons than pros, and thus none of them have yet made the leap into practical application. Within the scope of this thesis, two different coupling approaches are investigated. The first method deals with metamaterials, which allow for the realization of effects not seen in nature. The second method is based on more application-oriented structures, known as Bragg gratings. The common purpose of both topics is the concrete realization of highly efficient couplers that alleviate the size difference between conventional optical fibers and integrated single-mode silicon waveguides. As a benchmark, the coupling efficiency has to exceed the value of --1 dB, whereas the 1 dB bandwidth has to be larger than 35 nm in order to cover the whole C-band. The investigation of focusing metamaterial structures is done first at millimeter wavelengths owing to the fabrication and characterization convenience. The main target of this approach is to create a negatively refracting material that can focus an input beam into a much smaller spot size at a short distance. Furthermore, the negative index metamaterial has to exhibit low reflection and absorption losses, and hence high transmissivity in a large frequency range. Thereafter, the dimensions of the focusing metamaterial lens are scaled down in order to analyze their applicability at telecommunication wavelengths. The metamaterial functional layer is designed based on the dielectric-metallic fishnet structure and fabricated using conventional etching techniques. The designed metamaterial stack exhibits a high transmissivity of nearly --0.5 dB with a negative refractive index of --1 at the operating frequency 38.5 GHz and a 1 dB bandwidth of 0.8 GHz. The measurement results are shown to be in good agreement with the theoretical calculations. Thereafter, in order to achieve a focusing metamaterial lens, the shape of the stack is modified to form a plano-concave configuration. This structure shows good focusing ability with a reduction of the launched beam waist by a factor of 2.2 at a distance of only 6 l0. In comparison, a fabricated aspheric dielectric lens exhibits twice the beam waist at a distance of more than 12 l0. The negative index lens, therefore, is a good candidate to replace conventional lenses at radio frequencies owing to its better focusing performance and more compact dimensions. Indeed, scaling the dimensions of the lens down to infrared wavelengths theoretically shows a similar behavior with a beam width reduction by a factor of 3.8 at a distance of 8.7 l0, which is advantageous for nanocoupling between optical fibers and integrated waveguides. However, the considerable metal losses decrease the total efficiency to lower than --2 dB. Hence, the target efficiency cannot be achieved, and alternative solutions have to be used in the future in order to compensate for these absorption losses at optical frequencies. The second coupling method investigated in this thesis relies on Bragg diffraction gratings. In comparison to the first method, these structures have the advantage of being directly integrated with the waveguides on the chip, and thus they can be realized more cost-effectively. Moreover, this procedure allows out-of-plane coupling and wafer-scale testing without the need for edge cleaving and polishing. These advantages make grating couplers good candidates to compete with the in-plane coupling spot size converters, which require a much larger footprint, provided that the efficiency is enhanced to the same order of magnitude. As the coupling efficiency of standard diffraction gratings is relatively low, the loss sources have to be analyzed, and possible improvement methods have to be implemented. In fact, there are two main factors that limit the performance of grating couplers: directionality and modal overlap with the fiber profile. In this work, the first issue is tackled using a metal mirror at an adequate distance underneath the grating; the second factor, meanwhile, is rigorously optimized by reshaping the diffracted field profile based on a home-made algorithm. The theoretical results show efficiencies better than --0.3 dB with a 1 dB bandwidth larger than 40 nm. The designed grating couplers, including the metal mirrors, are fabricated cost-effectively using a complementary metal-oxide-semiconductor compatible technological process at IMS CHIPS. Placed at different positions on the wafer, around 75\% of the fabricated structures exhibit a better coupling efficiency than --0.75 dB. The highest value reaches --0.62 dB at 1531 nm, which is, to the best of knowledge, the highest measured efficiency on a grating coupler reported so far. Furthermore, the achieved 1 dB bandwidth amounts to 40 nm and exceeds the predefined target value. This work, therefore, can be seen as a milestone in the field of silicon photonics and a bridging gap between optical fibers and photonic integrated circuits. Die photonische Integration hat in der näheren Vergangenheit beachtliche Fortschritte gemacht, ähnlich denen der Integration elektronischer Schaltkreise vor ca. fünfzig Jahren. Speziell für die optische Kommunikation wird diese rasche Entwicklung nicht nur die Übertragung größerer Datenmengen ermöglichen, sondern auch die kostengünstigere Massenproduktion, die Minimierung des Montageaufwands und die Reduzierung des Energieverbrauchs. Weitere Vorteile der photonischen Integration können erreicht werden, wenn für die Umsetzung die Silizium-Plattform dank der fortgeschrittenen komplementären Metall-Oxid-Halbleiter-Technologie genutzt wird. Somit können die zunehmend komplexen Sender- und Empfänger-Architekturen kostengünstiger hergestellt werden. Die Silizium-Plattform bietet außerdem einen hohen Brechungsindexkontrast, was die Realisierung von kompakten photonischen Schaltungen auf kleinsten Chipflächen ermöglicht. Allerdings stellt die Miniaturisierung der Dimensionen ein Hindernis für die Anbindung an die vorhandenen optischen Glasfasern dar. Während die integrierten Wellenleiterstrukturen einen Querschnitt der Größenordnung 0,1 µm$^2$ haben, weist der optische Glasfaserkern eine Stirnfläche von 50 µm$^2$ auf. Dieser große Unterschied kann zu beträchtlichen Einfügungsverlusten führen, so dass ein bedeutendes Einkoppelproblem zwischen den integrierten Wellenleitern und den herkömmlichen Glasfasern auftritt. Auf den ersten Blick könnte das Problem aufgrund der zahlreichen verfügbaren Einkoppelhilfen als trivial betrachtet werden. Diese beruhen auf konventionellen Methoden wie z.B. getaperten Glasfasern oder Linsensystemen. Allerdings fordern die strengen Spezifikationen in industriellen Anwendungen leistungsfähigere Methoden mit höherer Effizienz, kompakteren Dimensionen und flexiblerer Einkopplungstechnik. Für diesen Zweck wurde zwar eine Vielzahl von Ansätzen entwickelt, beginnend von dreidimensionalen Tapern bis hin zu photonischen Kristallen und plasmonischen Strukturen, aber keiner dieser Ansätze hat aufgrund diverser Nachteile den Sprung in konkrete Anwendungen geschafft. Im Rahmen dieser Arbeit werden zwei verschiedene Vorgehen zur Glasfasereinkopplung untersucht. Die erste Methode beruht auf den Metamaterialen, die neuartige, nicht in der Natur bekannte Effekte ermöglichen. Die zweite Methode befasst sich mit anwendungsorientierteren Strukturen, die als Bragg-Beugungsgitter bekannt sind. Das gemeinsame Ziel der beiden Themen ist die konkrete Realisierung von hocheffizienten Kopplern, die den abrupten Übergang zwischen konventionellen optischen Glasfasern und integrierten einmodigen Silizium-Wellenleitern verringern. Als Richtwert soll die Koppeleffizienz --1 dB übertreffen, während die 1 dB-Bandbreite größer als 35 nm sein soll, um das gesamte C-Band abzudecken. Die Untersuchung der fokussierenden Metamaterialien wird im ersten Schritt bei Millimeterwellenlängen durchgeführt, da die Herstellung und die Charakterisierung der Strukturen einfacher als im Infrarot-Bereich sind. Das Hauptziel dieser Methode ist die Erzeugung eines negativen Brechungsindexes, um ebene Wellen in einen schmalen Fokus bei einem kleinen Abstand zu konzentrieren. Darüber hinaus muss das Negativ-Index-Metamaterial kleine Reflexions- und Absorptionsverluste in einer großen Bandbreite aufweisen. Anschließend werden die Dimensionen der fokussierenden plankonkaven Negativ-Index-Linse in den Mikrometer-Bereich herunterskaliert, um deren Einsatz bei der Telekommunikationswellenlänge 1550 nm zu untersuchen. Die einzelnen Schichten des Metamaterials wurden basierend auf den dielektrisch-metallischen Fischnetz-Strukturen entworfen und mittels herkömmlicher Ätzverfahren gefertigt. Das simulierte Design zeigt eine hohe Transmission von ca. --0,5 dB mit einem negativen Brechungsindex von --1 bei der Betriebsfrequenz 38,5 GHz und einer 1 dB-Bandbreite von 0,8 GHz. Die Messergebnisse stimmen mit den theoretischen Berechnungen gut überein. Um eine fokussierende Metamaterial-Linse zu bekommen, wird die Form des Stapels in eine plankonkave Konfiguration umgestaltet. Die Linse zeigt gute Fokussierungsfähigkeiten mit einer Reduzierung der Strahlbreite um einen Faktor von 2,2 bei einem Abstand von nur 6 l0. Im Vergleich zur Negativ-Index-Linse zeigt eine asphärische plankonvexe dielektrische Linse die doppelte Breite bei einem Abstand von über 12 l0. Auch nach der Herunterskalierung der Dimensionen zeigt die Negativ-Index-Linse bei einer Frequenz von 193,55 THz, was einer Wellenlänge von 1550 nm entspricht, theoretisch ein ähnliches Verhalten mit einer Reduzierung der Strahlbreite um einen Faktor von 3,8 bei einem Abstand von 8,7 l0. Trotz der vorteilhaften Eigenschaften dieser Linse für die Einkopplung zwischen Glasfasern und integrierten Wellenleitern zeigen sich die Metallverluste besonders deutlich und reduzieren die Gesamteffizienz auf kleiner als --2 dB. Daher lässt sich die Zieleffizienz mittels Metamaterialien nicht erreichen, solange die Absorptionsverluste im optischen Bereich nicht kompensiert werden. Die zweite Einkoppelmethode in dieser Arbeit beschäftigt sich mit den Beugungsgittern. Diese Strukturen haben im Vergleich zur ersten Vorgehensweise den Vorteil, dass sie mit den integrierten Wellenleitern kostengünstiger auf dem Chip realisiert werden können. Außerdem bietet dieser Lösungsansatz eine zur Chipoberfläche nahezu senkrechte Einkopplung, und somit kann das Testen der Strukturen an einer beliebigen Stelle auf dem Wafer stattfinden, ohne dass es erforderlich ist, die Chips zu spalten und zu polieren. Des Weiteren besitzen die Beugungsgitter kompakte Dimensionen in der Größenordnung des Glasfaserkerns und können durch einfache adiabatische Taper oder fokussierende Ausfertigungen an die schmalen Wellenleiter angepasst werden. Da die Koppeleffizienz von einem konventionellen Beugungsgitter relativ gering ist, werden die Verlustquellen analysiert. Hier stellen die niedrige Direktionalität und die geringe Modenüberlappung mit dem Glasfaserprofil die limitierenden Faktoren dar. Während die erste Begrenzung in dieser Arbeit durch einen metallischen Spiegel unterhalb des Gitters umgangen wird, wird der letzte Faktor durch Umgestaltung der einzelnen Gitterelemente optimiert. Die theoretischen Ergebnisse zeigen mögliche Effizienzen von über --0,3 dB mit einer 1 dB-Bandbreite von mehr als 40 nm. Die entworfenen Gitterkoppler einschließlich der Metall-Spiegel wurden kostengünstig mittels konventioneller Technologie-Verfahren am IMS CHIPS gefertigt. Etwa 75\% der hergestellten Strukturen auf dem Silizium-Wafer zeigen eine höhere Koppeleffizienz als --0,75 dB. Der beste Wert beträgt --0,62 dB bei einer Wellenlänge von 1531 nm. Dies entspricht der weltweit höchsten jemals gemessenen Effizienz. Darüber hinaus beträgt die 1 dB-Bandbreite 40 nm und übertrifft den vordefinierten Zielwert. Daher bietet diese Arbeit eine Lösung zum bekannten Einkopplungsproblem und schließt somit die Lücke zwischen Glasfasern und photonischen integrierten Schaltungen.

Zusammenfassung

Schnelle D/A-Wandler in CMOS-Technologie sind aufgrund der Integrationsmöglichkeit mit einem DSP auf einem CMOS-Chip sehr attraktiv. Die Systemintegration eröffnet eine Vielzahl von Anwendungsmöglichkeiten, insbesondere in der optischen oder ultrabreitbandingen Telekommunikation. Der in dieser Arbeit veröffentlichte D/A-Wandler wurde im Rahmen des europäischen Projektes \glqq100GET\grqq für die optische Datenübertragung mit Datenraten bis zu 100 Gbit/s entwickelt. Dabei werden moderne Modulationsformate, wie beispielsweise OFDM, eingesetzt. Ein vollintegrierter OFDM-Sender besteht aus sehr schnellen D/A-Wandlern und einem DSP, um eine schnelle inverse Fouriertransformation durchzuführen. Im Sender werden beim Einsatz von optischen Polarisationsmultiplexverfahren vier solcher D/A-Wandler mit Abtastraten bis zu 25 GS/s und einer nominalen Auflösung von 6 Bit benötigt. Der D/A-Wandler muss diese Anforderungen erfüllen und in Echtzeitexperimenten einsetzbar sein. Aufgrund der Echtzeitschnittstelle kann der D/A-Wandler auch als Arbiträrsignalgenerator verwendet werden. Der Entwurf von sehr schnellen D/A-Wandlern in einer CMOS-Technologie ist anspruchsvoll, da die Transitfrequenzen und die Spannungsverstärkung der MOSFETs begrenzt sind. D/A-Wandler mit Abtastraten im sehr hohen GS/s-Bereich werden gewöhnlich in einer InP- oder BiCMOS-Technologie mit sehr viel höherer Transitfrequenz und Spannungsverstärkung der Transistoren entworfen. Der vorliegende D/A-Wandler ist in einer 90 nm CMOS-Technologie mit vergleichsweise geringer Transitfrequenz der Transistoren realisiert. Daher müssen verschiedene Schaltungstechniken und eine auf die Anforderungen optimierte Wandlerarchitektur eingesetzt werden: • Einsatz der Stromschaltertechnik • Induktive Spannungsüberhöhung der Takttreiber • D/A-Wandlung basierend auf geschalteten Stromquellen • Entwurf einer zweifach zeitverschachtelten Struktur • Entwurf einer 4:2 pseudo-segmentierten Architektur • Entwurf einer Echtzeitschnittstelle mit Auswertelogik, um die Synchronität der digitalen Eingangsdaten sicherzustellen Im Kapitel 2 und 3 werden diese Techniken und die notwendigen systemtheoretischen und schaltungstechnischen Grundlagen für den D/A-Wandler Entwurf vorgestellt. Kapitel 4 beinhaltet den vollständigen Schaltungsentwurf und das Layout des Wandlers in einer 90 nm CMOS-Technologie. Der Entwurf ist in drei Schritten dargestellt. Zunächst werden die benötigten Grundgatter vorgestellt. Anschließend werden mit Hilfe der Grundgatter die Schaltungskomponenten des Wandlers entwickelt. Danach wird die zweifach zeitverschachtelte Gesamtarchitektur aus den verschiedenen Schaltungskomponenten aufgebaut. Die entwickelte Gesamtarchitektur ist unter Berücksichtigung von Layouteffekten durch Simulationen verifiziert. Alle Simulationen sind bei der Zielabtastrate von 25 GS/s durchgeführt und umfassen Größen wie SNDR, ENOB, SFDR und die Ausgangsbandbreite des Wandlers. Die Erfüllung der Spezifikationen muss ebenfalls durch Messungen nachgewiesen werden. Daher sind die D/A-Wandler für eine vollständige Charakterisierung auf HF-Platinen aufgebaut. In Kapitel 5 werden die dafür notwendige Aufbau- und Messtechnik vorgestellt. Kapitel 6 beinhaltet die Messaufbauten und Messergebnisse. Zunächst werden statische und dynamische Messungen direkt auf dem Siliziumschaltkreis durchgeführt. Die statischen Messungen umfassen dabei die Bestimmung der charakteristischen Größen INL, DNL und die Fehlpassung der zeitverschachtelten Kerne. Dynamische Messungen werden durchgeführt, um die maximale Abtastrate, die bitratenflexible Arbeitsweise, die Ausgangsbandbreite und das Tastverhältnis des analogen Ausgangs des Wandlers zu bestimmen. Für die SFDR Messungen und die Erzeugung von Arbiträrsignalen werden die aufgebauten Wandler eingesetzt. Es kann ein SFDR Wert größer 40 dB über dem gesamten Nyquistband bei einer Abtastrate von 400 MS/s nachgewiesen werden. Dieser Messaufbau wird weiterhin für die Erzeugung von Arbiträrsignalen und UWB-Sendeimpulsen bei Abtastraten bis zu 1,12 GS/s eingesetzt. Die verschiedenen Messungen bestätigen die korrekte bitratenflexible Funktion des Wandlers bei synchronen digitalen Eingangsdaten bis zu Abtastraten von 28 GS/s. Die Funktionalität der Auswertelogik der Hochgeschwindigkeits-Echtzeitschnittstelle und der automatisierte Synchronisierungsprozess sind durch Messungen bei einer Abtastrate von 2 GS/s nachgewiesen. Das Kapitel 8 untersucht die Eignung der entwickelten pseudo-segmentierten D/A-Wandlerarchitektur für nominale Auflösungen von 8 Bit und Abtastraten bis zu 32 GS/s in einer 65 nm CMOS-Technologie. Es werden Untersuchungen bezüglich des Technologieeinflusses, dem optimalen Segmentierungsgrad und der optimalen Architektur durchgeführt. Die Ergebnisse zeigen, dass die entwickelte pseudo-segmentierte Architektur einen sehr guten Kompromiss hinsichtlich maximal erzielbarer Abtastrate, effektiver Auflösung, Leistungsverbrauch und Chipfläche darstellt. High-speed DACs in CMOS technology are very attractive in terms of integration with a DSP on a single chip. The overall system integration opens a wide range of applications, e.g. in optical or ultra-wide band communications. The DAC of this work is developed in line with the European 100 GET project for 100 Gbit/s optical communication systems using modern modulation formats like OFDM. An integrated OFDM transmitter requires high-speed DACs as well as a DSP, because an inverse fast Fourier transform is done in the transmit path. Up to four high-speed DACs with 6 bit nominal resolution and a maximum sampling rate of 25 GS/s are required on the transmitter side if polarization multiplexing is applied. The DAC of this work has to fulfil these specifications and must be applicable in real-time experiments and setups. Due to the real-time interface, the DAC can also be used as an arbitrary waveform generator. Realizing high-speed DACs in CMOS technology is challenging since the transit frequency and voltage gain of the MOSFETs are limited. Usually DACs with sampling rates in the high GS/s-range are realized in an InP or BiCMOS technology offering much higher transit frequency and voltage gain. The DAC of this work is realized in a 90 nm CMOS technology with much lower transit frequency than the latest CMOS technology nodes. Therefore several techniques have to be used in the DAC circuit design and architecture to fulfil the specifications: • Use of current mode logic (CML) • Inductive peaking of the clock path buffers • Digital-to-analog conversion based on current steering • Implementation of a twofold time-interleaved DAC architecture • Implementation of a 4:2 pseudo-segmented DAC architecture • Implementation of a real-time interface with evaluation logic to check data synchronization A detailed view on these techniques and the theoretical background needed for the DAC circuit design is given in chapter 2-3 of this work. In Chapter 4 the main part of this work, i.e. the full custom circuit design and layout of the DAC in a 90 nm CMOS technology are presented. The full custom design of the DAC is shown in three steps. Firstly, the circuit design, dimensioning and layout of the basic gates needed for the DAC are introduced. Secondly, the DAC components are built up with the basic gates. In the last step the DAC architecture is realized using the different DAC components. At the end of the chapter, simulation results of the overall DAC architecture covering layout effects are showcased. All simulations are done at a sampling rate of 25 GS/s including SNDR, ENOB, SFDR and output bandwidth results. The results proof the fulfilment of the specifications. The compliance with the specifications has to be proven by measurements, too. Therefore the DACs must be built up on PCBs. Chapter 5 covers the DAC assembly including the corresponding measurement systems, i.e. FPGA programming. Chapter 6 presents the different measurement setups and results. Static and dynamic on-wafer measurements are done first. The static on-wafer measurements cover the DAC transfer functions, INL, DNL and mismatch between the two interleaved channels. Dynamic measurements are performed to determine the maximum sampling rate, bit rate flexible operation, output bandwidth and duty cycle of the DACs. The DAC achieves the specified sampling rate of 25 GS/s using a 90 nm CMOS technology. For SFDR measurements and the generation of arbitrary waveforms the assembled DACs have to be used. A SFDR value larger than 40 dB is measured over the whole Nyquist band at a sampling rate of 400 MS/s. The result matches very well with the simulation and proofs the proper function of the DAC when the digital input data is synchronous. This setup is also used to generate arbitrary waveforms and impulses for UWB communication systems up to 1.12 GS/s. The functionality of the DAC's synchronization evaluation logic unit and the automated synchronization process are proven by measurements at a sampling rate of 2 GS/s. A slow digital sine wave is successfully synchronized at a sampling rate of 2 GS/s. Chapter 8 of this work investigates the suitability of the realized pseudo-segmented DAC architecture for a nominal resolution of 8 bit and a maximum sampling rate of 32 GS/s in a 65 nm CMOS technology. First of all the influence of the technology change and the optimal degree of segmentation are examined. Then the realized pseudo-segmented architecture is compared to a classical binary-to-thermometer decoded architecture. The influence of a R2R network to weight the binary current sources is investigated, too. Finally this chapter concludes that the pseudo-segmented architecture is an optimal trade-off in terms of maximum sampling rate, effective resolution, power consumption and chip area.

Zusammenfassung

Moderne Kommunikationssysteme erlauben die Übermittlung immer höherer Datenraten. Wegen der begrenzten Frequenzressourcen kommen höherwertige Modulationsverfahren zum Einsatz, durch die das Verhältnis der Spitzen- zur Durchschnittsleistung anwächst. Die Effizienz von Leistungsverstärkern in Hochfrequenzsendern geht für geringere Ausgangsleistungen zurück. Daher sinkt die Effizienz bei modernen Mobilfunkstandards. Eine Möglichkeit zur Effizienzsteigerung ist die Versorgungsspannungsmodulation. Dabei wird die Drainvorspannung des Verstärkers dynamisch an die Ausgangsleistung angepasst. Zentrales Element ist ein Spannungsmodulator, der für die Einstellung der Versorgungsspannung verantwortlich ist. Diese Arbeit stellt verschiedene Konzepte für Modulatorschaltungen vor und vergleicht deren Einfluss auf das System. Ferner wird untersucht, ob die zusätzliche Anpassung der Gatevorspannung des Transistors die Linearität verbessert. Es werden zwei Verstärker der Klassen AB und F entworfen. Der Klasse-AB-Verstärker erreicht eine maximale Ausgangsleistung von 41 dBm und eine Effizienz von 60 \% bei der Mittenfrequenz 2,75 GHz. Beim Klasse-F-Verstärker werden bei der Betriebsfrequenz 2,65 GHz die Ausgangsleistung 42 dBm und eine Effizienz von 61 \% gemessen. Der Schwerpunkt dieser Arbeit liegt auf der Untersuchung und dem Vergleich verschiedener Schaltungskonzepte für die Spannungsmodulatoren zur dynamischen Einstellung der Drainvorspannung. Der Linearmodulator basiert auf einem Emitterfolger. Prinzipbedingt ist damit keine Effizienzsteigerung möglich. Bei Ansteuerung mit einem LTE-Signal der Bandbreite 20 MHz verringert sich das Verhältnis der Nachbarkanalleistungen im Vergleich zum Betrieb mit konstanter Versorgungsspannung um 5 dB bis 10 dB. Der Betrag des Fehlervektors erhöht sich von rund 9 \% auf 16 \% beim Klasse-AB-Verstärker und von 4 \% auf 5 \% beim Klasse-F-Verstärker. Beim Buck-Modulator wird die Ausgangsspannung erzeugt, indem zwischen zwei diskreten Spannungen umgeschaltet und das entstehende Rechtecksignal gefiltert wird. Die Schaltfrequenz muss dabei deutlich über der Bandbreite der Ausgangsspannung liegen. In der Praxis treten aufgrund der hohen Schaltfrequenzen Umladeverluste auf. Daher ist der Buck-Modulator nur bedingt für den Einsatz bei der Versorgungsspannungsmodulation in breitbandigen Systemen geeignet. Der in dieser Arbeit realisierte Modulator weist eine Schaltfrequenz von 8 MHz und ermöglicht eine Effizienzsteigerung des Gesamtsystems mit dem Klasse-AB-Verstärker um 5 \% im statischen Betrieb. Beim mehrstufigen Buck-Modulator werden weitere Spannungsstufen eingefügt, was zu geringeren Schaltverlusten führt. Dies wird an einem dreistufigen Modulator gezeigt, durch den bei einer Schaltfrequenz von 8 MHz die Effizienz des Klasse-AB-Verstärkers im statischen Betrieb um 6 \% gesteigert werden kann. Der Klasse-G-Modulator kann am Ausgang nur zwei diskrete Versorgungsspannungen zur Verfügung stellen. Der Hochfrequenz-Verstärker arbeitet dadurch nicht immer in seinem effizientesten Betriebspunkt, doch die Modulatoreffizienz ist deutlich höher als bei den anderen betrachteten Konzepten. In dieser Arbeit lässt sich die Effizienz des Klasse-AB-Verstärkers bei Ansteuerung mit einem LTE-Signal von 22 \% auf 38 \% erhöhen, beim Klasse-F-Verstärker steigt sie von 20 \% auf 32 \%. Dies geht mit einer bezogen auf den Linearmodulator sinkenden Linearität einher. Wie beim Buck-Modulator lässt sich auch der Klasse-G-Modulator um zusätzliche Stufen erweitern. In dieser Arbeit wird ein dreistufiger Modulator aufgebaut. Wegen der komplexeren Ansteuerung steigt der Leistungsverbrauch und die Effizienz ist etwas geringer als beim zweistufigen Aufbau. Sie beträgt 36 \% beim Klasse-AB-Verstärker und 32 \% beim Klasse-F-Verstärker. Der Rückgang der Linearität ist aber weniger stark ausgeprägt. Beim schaltunterstützten Linearmodulator arbeiten ein schneller Linearmodulator und eine effiziente Schaltstufe parallel. Wie in dieser Arbeit erstmals analytisch bewiesen, liegt bei LTE-Signalen der Großteil der Leistung bei niedrigen Frequenzen. In diesem Fall lässt sich die mittlere Effizienz des Modulators steigern, indem die Bandbreite und damit die Umladeverluste der Schaltstufe begrenzt werden. Die Modulatoreffizienz steigt dadurch um 10 \%. Im Gesamtsystem sinkt die Effizienz leicht auf 20 \% beim Klasse-AB-Verstärker und 17 \% beim Klasse-F-Verstärker. Die Linearität ist vergleichbar mit dem Linearmodulator. Außerdem untersucht diese Arbeit, ob die Linearität eines versorgungsspannungsmodulierten Verstärkers durch eine adaptive Einstellung der Gatevorspannung des Transistors erhöht werden kann. Bei einer linearen Abbildungsfunktion zwischen Drain- und Gatevorspannung führt dies zu einer leichten Verbesserung der Verhältnisse der Nachbarkanalleistungen um 1 dB. Dies legt eine weitere Untersuchung der Gatespannungsmodulation nahe, um eine optimierte Abbildungsfunktion zwischen den Vorspannungen zu finden. Modern communications systems allow transmission of constantly increasing data rates. Due to the limited frequency range, higher-order modulation schemes are employed, resulting in rising peak-to-average power ratio. Efficiency of power amplifiers decreases for lower output powers. Therefore, efficiency drops for modern communications standards. One solution to increase efficiency is envelope tracking. In this architecture, the drain bias voltage of the amplifier is dynamically adapted to the output power level. The crucial element is the voltage modulator which is responsible for providing the proper bias voltage. This work presents several modulator concepts und compares their influence on the system. Furthermore, it is investigated whether the adaption of the gate bias voltage of the transistor can increase linearity. Two amplifiers of classes AB and F are designed. The class-AB amplifier achieves a maximum output power of 41 dBm and an efficiency of 60 \% at a centre frequency of 2.75 GHz. For the class-F amplifier, an output power of 42 dBm and an efficiency of 61 \% are measured at an operation frequency of 2.65 GHz. The main part of this work is the investigation and comparison of different voltage modulator concepts. The linear modulator is based on the emitter follower. Inherently to its functional principle, this circuit does not allow an increase of efficiency. For an LTE drive signal with a bandwidth of 20 MHz, adjacent channel leakage ratio decreases by 5 dB to 10 dB compared to operation with constant drain bias. Error vector magnitude increases from about 9 \% up to 16 \% for the class-AB amplifier and from 4 \% up to 5 \% for the class-F amplifier. In a buck modulator, the output voltage is generated by switching between two discrete voltages. The resulting square wave signal is then filtered. Switching frequency needs to be considerably higher than the bandwidth of the output signal. In reality, switching losses appear due to the high switching frequencies. Therefore, the buck modulator is only of limited use for envelope tracking in broadband systems. The modulator presented in this work operates at a switching frequency of 8 MHz. Efficiency of the entire envelope tracking system using the class-AB amplifier is increased by 5 \% for a continuous-wave input signal. In a multi-level buck modulator, additional voltage levels are inserted, resulting in reduced switching losses. This is demonstrated with a three-level buck modulator. When operating at a switching frequency of 8 MHz, efficiency of the class-AB amplifier is increased by 6 \% under continuous-wave excitation. The class-G modulator can provide only two discrete bias voltages at its output. Therefore, the radio frequency amplifier is not operated at maximum efficiency all the time. However, modulator efficiency is significantly higher than for the other modulator concepts considered in this work. When exciting the class-AB amplifier with a 20 LTE signal, efficiency is increased from 22 \% up to 38 \%. For the class-F amplifier it rises from 20 \% up to 32 \%. This is accompanied by a decreasing linearity compared to the linear modulator. As for the buck modulator, the class-G modulator can be expanded by more voltage levels as well. In this work, a three-level class-G modulator is designed. Due to the more complex control circuitry, power consumption increases and efficiency slightly decreases compared to the two-level class-G modulator. It is 36 \% with the class-AB amplifier and 32 \% with the class-F amplifier. However, the decrease in linearity is lower. In a switch-mode assisted linear modulator, a fast linear modulator and a high-efficiency switching stage work in parallel. As derived analytically in this work for the first time, most of the power of an LTE envelope is situated at low frequencies. In this case, average modulator efficiency can be increased by limiting the bandwidth and thereby the losses of the switching stage. Modulator efficiency increases by 10 \% due to this measure. In the entire envelope tracking system, overall efficiency slightly decreases to 20 \% for the class- AB amplifier and to 17 \% for the class-F amplifier. Linearity is comparable to the linear modulator. Besides, this work investigates whether linearity of an amplifier in an envelope tracking system can be increased by adapting dynamically the gate bias voltage of the transistor. A linear mapping between drain and gate bias voltage is implemented in this work and leads to a slight improvement of adjacent channel leakage ratio by 1 dB. This suggests further investigation of gate bias modulation combined with envelope tracking in order to find an optimized mapping between the bias voltages.

Zusammenfassung

There will be three devices with Internet capability for each person on the planet by 2016. Compared to 2011, this is an increase by a factor of three. To satisfy the increasing demand for bandwidth in the future, the data transmission rates in the present mobile, local, metropolitan and wide area networks must be increased. In order to increase the data rate in the installed 10 Gbit/s fiber optical networks, the fiber dispersion must be compensated by an electronic equaliser, such as a Viterbi equaliser. This equaliser requires an ADC with a nominal resolution of 3 bit and a sampling rate of 40 GS/s. In this work, a prototype of this ADC is designed in a 65 nm low power CMOS technology. The architecture of the ADC is a fourfold time-interleaved flash ADC, therefore each channel operates at a quarter of the sampling rate of the complete ADC. Four sample and hold circuits are parallel connected to realise the time-interleaving and the appropriate clock signals are generated by a four-phase clock divider. A differential real-time interface provides the digital output data of each sub-ADC, which results in an interface with 4x3x10 Gbit/s. An FPGA-based measurement system is developed in order to facilitate the characterization of the ADC. A Virtex4 FPGA-board is used, which provides up to 20 high-speed interfaces with a data rate of 6.5 Gbit/s each. This enabled a characterisation of the ADC up to a sampling rate of about 26 GS/s. The feasibility of a hybrid ADC is investigated with the intention of achieving very high sampling rates. The idea is to combine an analogue demultiplexer in indium phosphide technology with two CMOS ADCs to achieve twice the sampling rate of a single ADC and a larger bandwidth, while retaining the effective resolution of the single ADCs. In order to keep the costs of an optical receiver with a hybrid ADC low, it is also investigated whether integration of the demultiplexer and a transimpedance amplifier is feasible. Therefore, a suitable TIA chip is developed for this purpose. Die Anzahl der Internet-fähigen Geräte wird 2016 voraussichtlich dem Dreifachen der Weltbevölkerung entsprechen. Dies entspricht, im Vergleich zu 2011, einer Steigerung um den Faktor drei. Um dem steigenden Bedarf an Bandbreite auch in Zukunft gerecht zu werden, müssen die Datenübertragungsraten in den bestehenden Mobil-, Lokal-, Regional- und Weitverkehrsnetzen erhöht werden. Um die Datenrate in den bestehenden optischen Weitverkehrsnetzen von 10 Gbit/s auf 40 Gbit/s zu erhöhen, muss die Dispersion in den Fasern durch einen elektronischen Entzerrer, wie beispielsweise den Viterbi-Entzerrer ausgeglichen werden. Dieser Entzerrer benötigt einen Analog/Digital-Wandler (ADC) mit einer nominellen Auflösung von 3 bit und einer Abtastrate von 40 GS/s. In dieser Arbeit wird ein Prototyp dieses ADCs in einer 65 nm CMOS Technologie entwickelt. Die Architektur des ADCs besteht aus vier zeitverschachtelten Direktwandlern (engl. Flash ADC). Jeder Wandler arbeitet mit einem Viertel der Abtastrate des gesamten ADCs. Vier Abtast-Halte-Schaltungen sind parallel geschaltet um diese Zeitverschachtelung zu ermöglichen. Die entsprechenden Taktsignale werden durch einen 4-Phasen-Taktteiler erzeugt. Die gewandelten Digitaldaten werden über eine differentielle Echtzeit-Schnittstelle mit 4x3x10 Gbit/s zur Verfügung gestellt. Ein FPGA-basiertes Messsystem wurde entwickelt, um die Charakterisierung des ADCs zu erleichtern. Hierzu wird ein Virtex4 FPGA-Board verwendet, welches bis zu 20 Hochgeschwindigkeitsschnittstellen mit einer Datenrate von jeweils 6,5 Gbit/s bietet. Dies ermöglicht die Charakterisierung des ADCs bis zu einer Abtastrate von etwa 26 GS/s. Um noch höhere Abtastraten zu erzielen wird im Rahmen einer Studie die Verwendung eines analogen Demultiplexers in einer schnellen Bipolartransistortechnologie untersucht. Der Demultiplexer ermöglicht es, zwei ADCs zeitverschachtelt zu betreiben. Dies hat den Vorteil, dass bei Verwendung einer sehr schnellen Bipolartransistortechnologie eine höhere Bandbreite erreicht werden kann als mit einer reinen CMOS-Lösung. InP-Transistoren haben eine mehr als doppelt so hohe Transitfrequenz als Transistoren in einer aktuellen 65 nm CMOS Technologie. Ein weiterer Vorteil bei der Verwendung der InP-Technologie ist die Möglichkeit, den Transimpedanzverstärker (TIA), der für das Verstärken des Ausgangssignals einer Photodiode nötig ist, zusammen mit dem Demultiplexer auf einen Chip zu integrieren. Ein hierfür geeigneter TIA wird ebenfalls in dieser Arbeit vorgestellt.

Zusammenfassung

Der Bandbreitenbedarf heutiger Kommunikationssysteme steigt immer weiter an, da Anwendungen wie z.B. schnelles Internet, Fernsehen über das Internet und hochauflösende Bildqualität vom Endverbraucher immer stärker nachgefragt werden. Daher ist ein gut ausgebautes Kernnetz der Telekommunikationsanbieter erforderlich, welches in der Regel auf Glasfaserleitungen basiert. Es müssen Konzepte entwickelt werden, die es ermöglichen, unter Weiterverwendung der vorhandenen Kabelnetzinfrastruktur die Datenrate signifikant zu erhöhen. Wirtschaftliche Aspekte spielen hierbei eine große Rolle, damit sich die neuen Breitbanddienste erfolgreich am Markt etablieren. Die Telekommunikationsanbieter sind daher dabei ihr Kernnetz von 10 Gbit/s auf 40 Gbit/s umzustellen. Bei bereits verlegten Glasfaserleitungen treten bei diesen Datenraten Polarisationsmodendispersion und chromatische Dispersion auf. Zur Korrektur dieser Effekte wird ein elektronischer Entzerrer, der sich adaptiv an den Kanal anpasst, vorgeschlagen. Der elektronische Entzerrer wird in einer 90 nm CMOS-Technologie entworfen, da CMOS-Technologien aus wirtschaftlichen Gründen bei Massenproduktion und beim Energieverbrauch Bipolartechnologien überlegen sind. Die statische CMOS-Logik zeichnet sich gegenüber Pseudo-NMOS und CML durch einen besonders niedrigen Energieverbrauch aus. Als Entzerrerkonzept wird das trellisbasierte MLSE-Verfahren mit dem Spezialfall des Viterbi-Algorithmus gewählt. Die Implementierung erfolgt nach einem Blockdekodierverfahren, bei dem sowohl Pipelining und Parallelisierung eingesetzt werden. Da für die kombinatorische Logik eine Taktfrequenz von über 1 GHz angestrebt wird, ist eine 32-fache Parallelisierung notwendig. Die Verarbeitung erfolgt in vier parallel geschalteten systolischen Blockdekodern. Die Umsetzung des Viterbi-Algorithmus erfolgt mit speziellen Recheneinheiten. Das charakteristische Trellisdiagramm lässt sich mit Hilfe sogenannter Addier-Vergleichs-Auswahleinheiten realisieren, die wiederum aus Addierern, Subtrahierern und Multiplexern aufgebaut sind. Die Bestimmung der Zweigmetriken erfolgt Hilfe einer im Betrieb aktualisierbaren Wertetabelle. Die Rückverfolgung des kürzesten Pfades geschieht mittels Multiplexern und Flipflops. Über Minimumauswahlschaltungen werden die vier systolischen Blockdekoder miteinander verknüpft. Um die Ein- und Ausgangsschnittstelle schlank zu halten, werden Demultiplexer und Multiplexer eingesetzt. Der Viterbi-Entzerrer wird anhand eines Bottom-up-Entwurfs aufgebaut. Es werden zunächst CMOS-Grundgatter entworfen, die um den Faktor 2 schneller sind als die Standardzellen des Halbleiterherstellers. Aufgrund dieses Geschwindigkeitsvorteils reduziert sich die Chipfläche, was sich in niedrigeren Maskenkosten niederschlägt. Der Zeitaufwand für einen Full-Custom-Entwurf ist damit begründet. Die schnellen Ein- und Ausgangsschnittstellenschaltungen werden in CML-Logik erstellt, da hierfür die statische CMOS-Logik zu langsam ist. Daher sind Pegelkonversionsschaltungen notwendig. Aus den Grundgattern werden komplexere Logikbausteine wie z.B. Volladdierer, Speicherzellen und Flipflops erstellt. Diese Komponenten werden auf Transistorebene simuliert, um die Verzögerungszeit zu ermitteln. Verschiedene Addiererarchitekturen werden verglichen, um herauszufinden welche sich für Additionen mit Wortbreiten von 8 bit besonders eigenen. Als besonders aussichtsreich stellt sich in diesem speziellen Anwendungsfall ein Paralleladdierer mit sukzessiver Übertragskorrektur heraus, da dieser hinsichtlich Verzögerungszeit, Flächenaufwand und Stromverbrauch optimal ist. Für die Umsetzung der Wertetabelle als Teil einer Zweigmetrikrecheneinheit werden statische Speicherzellen gegenüber dynamischen Speicherkonzepten bevorzugt. Zur Korrektur der zeitvarianten Dispersionseffekte ist eine Statistikschnittstelle vorgesehen, über die eingehende verzerrte Symbole und die dazugehörigen entzerrten Bits ausgegeben werden. Mittels einer Histogrammmethode lassen sich über eine Kostenfunktion neue Zweigmetriken bestimmen. Die Berechnung der neuen Metriken erfolgt jedoch mit Hilfe einer externen Schaltung. Die neuen Metriken können im laufenden Betrieb aktualisiert werden. Der in dieser Arbeit vorgestellte Viterbi-Entzerrer wird einer 90 nm CMOS-Technologie prozessiert und erfolgreich bei Datenraten von bis zu 32 Gbit/s vermessen. Dies ist ungefähr dreimal so schnell wie kommerziell verfügbare Produkte. Eine Messung bei höheren Datenraten ist aufgrund der Limitierung des Messsystems nicht möglich. Die Leistungsaufnahme beträgt bei einer Datenrate von 32 Gbit/s 2,39 W. Die aufgewendete Energie für die Verarbeitung von einem Bit beträgt 75 pJ/bit. Dies ist eine Verbesserung um den Faktor 2,5 bis 4,6 bisheriger Veröffentlichungen. Setzt man die Chipfläche in Relation zum Durchsatz, erhält man einen Wert von 0,178 mm$^2$/Gbit/s, was einer Verbesserung um etwa Faktor 5 entspricht. The bandwidth requirements of today's communication systems continue to improve because applications such as high-speed internet, television via the internet and high-resolution image quality are more and more in demand. Thus, a well-developed fiber core network of the telecommunication providers is required. Concepts that increase significantly the data rate of the existing network infrastructure are necessary. Economic considerations have to be involved to establish the new broadband services on the market. Therefore an upgrade of the data rates of the telecommunication provider's core networks from 10 Gbit/s to 40 Gbit/s is in progress. The already laid fibers suffer from polarization mode dispersion and chromatic dispersion. An electronic equalizer is proposed that corrects adaptively the dispersion. The electronic equalizer is designed in a 90 nm CMOS technology because CMOS technologies show superior economic characteristics concerning mass production and power consumption in comparison to bipolar technologies. The static CMOS logic is distinguished from pseudo-NMOS and CML by particularly low energy consumption. As an equalizer concept the MLSE concept is chosen. MLSE is realised by the trellis-based Viterbi algorithm. For implementation a block decoding scheme is chosen that allows pipelining and parallelisation. Since a clock frequency of over 1 GHz will be aimed for the combinatorial logic, a 32-fold parallelisation is necessary. The data processing is done by four systolic block decoders in parallel. The implementation of the Viterbi algorithm is done by special computing units. The characteristical trellis diagram consists of so-called Add-Compare-Select-Units that are composed of adders, subtractors and multiplexers. The branch metrics are determined using an updatable look up table. The trace back of the shortest path is done by multiplexers and flip-flops. Select-Minimum-Units concatenate the four systolic block decoders. Demultiplexers and multiplexers are applied to keep slim the input and output interface. The Viterbi equalizer is designed using the bottom-up approach. First CMOS basic gates are designed that are twice as fast as the standard cells of the semiconductor manufacturer. Because of this speed advantage, the chip area is reduced that is reflected in lower mask costs. Thus a motivation for the time intensive full custom approach is given. The high-speed input and output interfaces are created in CML logic, since the static CMOS logic is too slow. Therefore level conversion circuits are necessary. More complex logic devices such as full adders, memory cells and flip-flops are created out of the basic gates. These components are simulated on transistor level to determine the combinatorial delay. Several adder architectures are compared to find the best architecture that is suitable for additions with a word length of 8 bit. The Ripple-Carry-Adder architecture is chosen since this is optimal in terms of delay, area cost and power consumption. For the implementation of the look up table that is part of the Branch-Metric-Unit, static memory cells are preferred to dynamic memory concepts. For equalisation of the time-variant dispersion effects a statistic interface is provided. This interface outputs the incoming distorted symbols and the corresponding equalised bits. Using a histogram method new branch-metrics can be determined through a cost function. The calculation of the new metrics is done with the aid of an external circuit. The new metrics can be updated during normal operation. The presented Viterbi equalizer is processed in a 90 nm CMOS technology and is measured successfully at data rates up to 32 Gbit/s. This is approximately three times faster than commercially available products. Due to limitations of the measurement setup a measurement at the targeted data rate is not possible. The power dissipation at a data rate of 32 Gbit/s is 2.39 W leading to the normalised energy effort of 75 pJ/bit. This is an improvement by a factor of 2.5 to 4.6 of previous publications. The normalised chip area is 0,178 mm2/Gbit/s that is an improvement by a factor of 5.

Zusammenfassung

Data communications based on optical fibres is already well established in our modern long distance communication networks. Due to the high data rates that can be achieved with optical data communications, light is nowadays omnipresent, even at smallest dimensions: high-speed optical communications is not only relied on regarding the communication between chips, but also between components on the chip. Most of the signal processing, however, and especially data storage is still realised in the electrical domain. This means that fast conversion from electrical to optical signals -- and vice versa -- is necessary at the transmitter and receiver. Hence, this work concentrates on optical links, with emphasis on receiver circuits. To achieve the desired high data rates of 100 Gbit/S and more with the already installed fibre networks, high order modulation and multiplexing schemes are applied. They require optical signal processing on the receiver side, which is provided by photonic integrated circuits (PICs). Such PICs are designed at the Institute of Electrical and Optical Communications Engineering, and they are externally fabricated in the material system SOI (Silicon on Insulator). Because of the high refractive index contrast of Silicon and Silicon Dioxide and the transparency at the telecommunication wavelengths 1310 nm and 1550 nm, SOI is well suited for the aspired compact signal guiding. Furthermore, it is compatible to the Silicon based Complementary Metal Oxide Semiconductor (CMOS) technology, in which fast mixed-signal integrated circuits can be realised. Among the PICs that are needed for fast integrated optical receivers are coupling elements and simple waveguide structures. The coupling of light from fibre to the chip that contains the PICs must be low-loss and simple. In this work, one-dimensional binary gratings are designed for coupling, and their transmission characteristic is measured. The grating couplers show a measured maximum coupling efficiency of about 37\%. The grating couplers are optimised for transverse-electrical polarisation and a wavelength of 1550 nm and 1310 nm. Polarisation and wavelength dependence play a significant role considering coupling elements. With regard to waveguide structures, also single-mode operation as well as stray and bending losses must be considered. Different types of waveguides, like strip and rib waveguides, can be compared with each other. In this work, these aspects are studied theoretically. After the processing by the PICs, the optical signals must be converted. With Silicon as basis, Germanium is a suitable detector material: its absorption coefficient at the telecommunication wavelengths is sufficiently high; additionally, Germanium can be integrated into Silicon. However, the lattice mismatch between both semiconductor materials must be taken into account. In a common project with the Institute for Semiconductor Engineering (IHT), photodetectors with a 3 dB bandwidth of 49 GHz are demonstrated. The according Germanium pin photodiode is realised as a vertical two mesa structure. It is grown on Silicon at the IHT, with an IHT-process using a virtual substrate. Main focus of this work considering the project cooperation lies on simulation and measurement based characterisation as well as on layout-related optimisation. This optimisation mainly refers to the low responsivity of the photodiodes, which is due to the small dimensions of the structure in favour of a high bandwidth. The application of mirror layers and diffraction gratings is theoretically investigated. With such structures, responsivity can theoretically be tripled. Mirrors and gratings are, however, very resonant structures. This work also deals with the development of simulation models. They are needed to simulate the photodiodes together with adjacent electrical circuits. DC and small signal analysis are primarily examined. For further characterisation of the photodiodes, measurements in the time domain are carried out. They show bit rates of at least 25 Gbit/s. The signal that is available after the opto-electrical conversion must be pre-processed, e.g. amplified, before the actual signal processing. Therefore, a simple differential limiting amplifier in a Silicon Germanium bipolar process technology is designed and characterised in this work. Due to the high transit frequency of the process in use, a data rate of 50 Gbit/s is achieved. Die glasfasergebundene Datenübertragung ist aus heutigen Weitverkehrsnetzen nicht mehr wegzudenken. Aufgrund der hohen Datenraten, die mithilfe der optischen Übertragung bewerkstelligt werden können, setzt sich der Siegeszug des Lichts inzwischen auch in den kleinsten Dimensionen fort: Bei der Kommunikation von Chip zu Chip und selbst zwischen Komponenten auf einem Chip wird ebenfalls auf hochbitratige optische Übertragung gesetzt. Ein Großteil der Signalverarbeitung und vor allem die Datenspeicherung erfolgt jedoch weiterhin im Elektrischen, so dass eine schnelle Wandlung elektrischer in optische Signale - und umgekehrt - an Sender und Empfänger notwendig ist. Der Fokus dieser Arbeit liegt daher auf optischen Links, mit Schwerpunkt auf Empfängerschaltungen. Um die angestrebten hohen Datenraten von 100 Gbit/s und mehr mithilfe vorhandener Glasfasernetze zu erreichen, kommen höherstufige Modulations- und Multiplexverfahren zum Einsatz. Diese verlangen am Empfänger eine optische Signalverarbeitung, welche durch integrierte photonische Schaltungen (PICs) erreicht wird. Die PICs werden am Institut für Elektrische und Optische Nachrichtentechnik entworfen und extern in dem Materialsystem SOI (Silizium-auf-Siliziumdioxid) gefertigt. SOI ist aufgrund des hohen Brechungsindexunterschieds zwischen Silizium und Siliziumdioxid sowie der Transparenz bei den Telekommunikationswellenlängen 1310 nm und 1550 nm bestens für die gewünschte kompakte Signalführung geeignet. Zudem ist es kompatibel zu der Silizium-basierten Komplementären Metall-Oxid-Halbleiter-Technologie (CMOS), in der schnelle Mischsignalschaltungen realisiert werden können. Zu den für schnelle integrierte optische Empfänger benötigten PICs gehören Koppelelemente und einfache Wellenleiterstrukturen. Die Einkopplung des Lichts aus der Glasfaser in den Chip, auf dem sich die PICs befinden, muss auf einfache Weise und vor allem verlustarm erfolgen. In der vorliegenden Arbeit werden hierfür eindimensionale binäre Gitter entworfen und ihr Transmissionsverhalten messtechnisch erfasst. Die vermessenen Gitterkoppler erreichen maximale Koppeleffizienzen von ca. 37\%. Die Gitterkoppler sind für transversal-elektrische Polarisation und eine Wellenlänge von 1550 nm sowie 1310 nm optimiert. Polarisations- und Wellenlängenabhängigkeit spielen bei den Kopplern eine große Rolle. Bei den Wellenleitern sind auch Einmodigkeit sowie Streu- und Biegeverluste zu berücksichtigen. Es können verschiedene Wellenleiterstrukturen wie Streifen- und Rippenwellenleiter miteinander verglichen werden. In dieser Arbeit werden theoretische Betrachtungen zu den genannten Punkten angestellt. Nach der Verarbeitung durch die PICs sind die optischen Signale zu wandeln. Mit Silizium als Basismaterial eignet sich für die Detektion des Lichts der Halbleiter Germanium: Der Absorptionskoeffizient ist bei den Telekommunikationswellenlängen ausreichend hoch; zudem lässt sich Germanium in Silizium integrieren. Dabei ist jedoch die Gitterfehlanpassung zwischen den beiden Halbleitermaterialien zu berücksichtigen. In einem gemeinsamen Projekt mit dem Institut für Halbleitertechnik (IHT) können Fotodetektoren mit einer 3 dB-Bandbreite von 49 GHz demonstriert werden. Die verwendete Struktur ist eine Germanium pin-Fotodiode mit vertikalem Doppel-Mesa-Aufbau; sie wird am IHT mithilfe eines dort entwickelten Prozesses, unter Verwendung eines virtuellen Substrats, auf Silizium aufgewachsen. Das Hauptaugenmerk der vorliegenden Arbeit liegt bei der Kooperation auf der simulations- und messtechnischen Charakterisierung sowie der Untersuchung von layouttechnischen Optimierungsmöglichkeiten. Diese Optimierung bezieht sich primär auf die bisher noch niedrige Responsivität der Fotodioden, die in den geringen Abmessungen der Struktur zugunsten einer hohen Bandbreite begründet ist. Hierzu wird der Einsatz von Spiegelschichten und Beugungsgittern theoretisch untersucht. Mithilfe solcher Strukturen lässt sich die Responsivität theoretisch mehr als verdreifachen. Spiegel wie Gitter erweisen sich dabei jedoch als stark resonant. Die Arbeit beschäftigt sich auch mit der Ableitung von Simulationsmodellen. Diese werden benötigt, um die Fotodioden gemeinsam mit nachfolgenden elektrischen Schaltungen simulieren zu können. Dabei stehen Gleichstrom- und Kleinsignalanalyse im Vordergrund. Zur weiteren Charakterisierung der Fotodetektoren werden Messungen im Zeitbereich durchgeführt, die eine Bitrate von mindestens 25 Gbit/s belegen. Das Signal, welches nach der opto-elektrischen Wandlung zur Verfügung steht, muss vor der weiteren Signalverarbeitung aufbereitet und zum Beispiel im Pegel angepasst werden. Dazu wird in dieser Arbeit ein einfacher differenzieller Begrenzungsverstärker in einer Silizium-Germanium-Bipolartechnologie entworfen und vermessen. Dank der hohen Transitfrequenz der verwendeten Technologie kann eine Datenrate von 50 Gbit/s erzielt werden.

Zusammenfassung

Heutige Kommunikationsstandards erfordern Modulationsverfahren, welche die Information sowohl in der Phase als auch in der Amplitude des Trägers modulieren. Die daraus resultierenden Signale weisen hohe Amplitudenschwankungen auf. Die dafür notwendigen linearen Leistungsverstärker zeigen jedoch geringe Effizienzen. In der vorliegenden Arbeit werden zunächst die Anforderungen an Leistungsverstärker diskutiert und der Einfluss der Modulations- und Zugriffsverfahren untersucht. Anschließend werden die Anforderungen an den Transistor definiert und die Anforderungen an die Technologie formuliert. Es folgt eine Untersuchung der Betriebsarten von Verstärkern, welche die Grundlage für effizienzsteigernde Verstärkerarchitekturen bilden. Lineare Verstärker wie Klasse-A-, -AB- und -B-Verstärker zeigen eine hohe Linearität, die Effizienz fällt aber unterhalb der maximalen Ausgangsleistung schnell ab. Schaltverstärker wie Klasse-D- und -E-Verstärker sind zwar sehr effizient, können aber keine amplitudenmodulierten Signale verstärken. Es werden vier Methoden diskutiert, um die Effizienz unterhalb der maximalen Ausgangsleistung zu erhöhen: Der Doherty-Verstärker, der Chireix-Verstärker, die Versorgungsspannungsmodulation und der Bandpass-Klasse-S-Verstärker. Der Doherty-Verstärker bietet eine einfache Möglichkeit, die Effizienz auch unterhalb der maximalen Ausgangsleistung zu erhöhen. Das Prinzip beruht auf der Variation der Lastimpedanzen. Zwei Verstärker - ein Hauptverstärker und ein Spitzenverstärker - treiben dabei den gleichen Lastwiderstand. Der Spitzenverstärker wird nur bei hohen Ausgangsleistungen eingeschaltet und verändert das Kompressionsverhalten des Hauptverstärkers. Beim entworfenen Doherty-Verstärker erhöht sich die Effizienz 7 dB unterhalb der maximalen Ausgangsleistung von 15 \% auf etwas über 27 \%. Die maximale Ausgangsleistung reduziert sich allerdings von 85 W auf 56 W. Durch eine adaptive Arbeitspunktregelung des Spitzenverstärkers kann die Ausgangsleistung wieder auf 85 W erhöht werden. Die Effizienz steigt dabei nochmals um 5 \% auf 32 \%. Der Chireix-Verstärker basiert auf dem Prinzip der linearen Verstärkung durch nichtlineare Komponenten. Das zu verstärkende amplituden- und phasenmodulierte Signal wird durch einen Phasenmodulator in zwei gegenphasige Signale mit konstanter Amplitude aufgeteilt. Diese beiden Signale werden über hocheffiziente Verstärker verstärkt. Das ursprüngliche Signal wird durch Summation der beiden Signale wieder demoduliert. Eine Effizienzsteigerung erfolgt unter Verwendung von nichtisolierenden Summierern. Die Effizienzsteigerung beruht dabei auf der Variation der Lastgeraden. Der aufgebaute Chireix-Verstärker basiert auf dem GaAs-Transistor MRFG35010 von Freescale. Die Einzelverstärker werden im Klasse-B-Betrieb betrieben und haben eine maximale Ausgangsleistung von 5 W bei einer Frequenz von 2 GHz. Die Gesamtleistung ergibt sich damit zu 10 W. Die Effizienz beträgt maximal 52 \%. Die Effizienz beim Chireix-Verstärker erhöht sich 7 dB unter der maximalen Ausgangsleistung von 25 \% auf 32 \% und bei 5 dB unter der maximalen Ausgangsleistung von 33 \% auf 44 \%. Die Versorgungsspannungsmodulation variiert die Drain- bzw. Kollektorspannung eines Verstärkers in Abhängigkeit der Aussteuerung des Transistors. Es ist das einzige untersuchte Verstärkerkonzept, welches mit allen Verstärkerklassen funktioniert. Es ist auch das einzige Konzept, welches die Bandbreite des HF-Verstärkers nicht einschränkt, solange der erforderliche Spannungsmodulator der Einhüllenden des HF-Signals folgen kann. Die Effizienz berechnet sich aus der Verkettung der Effizienzen des HF-Verstärkers und des Spannungsmodulators. Ein Verstärker auf Basis des GaAs-Transistors MRFG350101 wurde aufgebaut, dessen Versorgungsspannung über einen Klasse-AD-Verstärker geregelt wird. Die maximale Ausgangsleistung des Verstärkers beträgt 6.3 W bei einer Effizienz von 67 \%. Die Versorgungsspannung wird im Bereich von 6 V - 12 V geregelt. Die Effizienz 7 dB unter der maximalen Ausgangsleistung steigt dabei von 30 \% auf 44 \%. Die Bandbreite des Modulators ist dabei größer als 3 MHz. Bandpass-Klasse-S-Verstärker verwenden Schaltverstärker, um ein analoges Signal hocheffizient zu verstärken. Das analoge Eingangssignal wird über einen Modulator in eine binäre Pulsfolge gewandelt, welche über einen Schaltverstärker effizient verstärkt wird. Anschließend wird das verstärkte Signal wieder demoduliert. Bandpass-Delta-Sigma-Modulatoren (BPDSM) stellen ein vielversprechendes Modulationsverfahren dar. Als Schaltverstärker können sowohl Klasse-D- Verstärker verwendet werden. Erstmals werden in dieser Arbeit analytische Untersuchungen zur Effizienz von sowohl nichtinvertierten als auch invertierten Klasse-D-Verstärkern bei Ansteuerung mit BPDSM-Signalen durchgeführt. Dies erlaubt eine Abschätzung der Effizienz von Bandpass-Klasse-S-Verstärkern unter Verwendung von Klasse-D-Verstärkern. Today's communication standards require modulation processes which modulate the information in phase as well as in amplitude of the carrier, in order to fulfill bandwidth specifications. The signals show large variations in amplitude that have to be amplified linearly. However, the necessary linear power amplifiers suffer from low efficiencies. In this thesis, first the requirements for the power amplifiers are discussed, and how they are influenced by modulation processes and access methods. Second, the requirements for the transistors are defined and the requirements for the technology are derived. An analysis of the operation mode of amplifiers follows, which forms the background for improved efficiency amplifier architectures. Linear amplifiers like class A, AB and B amplifiers show high linearity, but its efficiency decreases in backoff. Though switching amplifiers like class D and E amplifiers are very efficient, they can not amplify amplitude-modulated signals. In the following chapter, four methods are discussed to increase the efficiency below the maximum output power: The Doherty amplifier, the Chireix amplifier, the envelope modulation and the bandpass class S amplifier. The Doherty amplifier provides a simple method to improve the efficiency below the maximum output power. The principle is based on the variation of the load impedances. Two amplifiers - one main amplifier and one auxiliary amplifier - drive the same load resistance. The auxiliary amplifier is only switched on at high output power and changes the compression behaviour of the main amplifier. With the designed Doherty amplifier the efficiency 7 dB below the maximum output power improves from 15 \% up to almost over 27 \%. But the maximum output power is reduced from 85 W to 56 W. Using an adaptive bias control of the auxiliary amplifier, the output power can be increased again to 85 W. Thereby, the efficiency also increases once again by 5 \% up to 32 \%. The Chireix amplifier is based on the principle of linear amplification via non-linear components. The amplitude- and phase-modulated signal that has to be amplified is split via a phase-modulator in two opposite phase signals with constant amplitude. These two signals are amplified using a high-efficient amplifier. The original signal is revovered by summation of the two amplified signals. An increase in efficiency takes place when applying non insulating couplers. The increase in efficiency is due to the variation of the load impedance. If saturated class B amplifiers are used, compensation elements at the coupler have to be added, in order to get an increase in efficiency. The behaviour of the efficiency below the maximum output power can be controlled via these elements. If class D amplifiers are used, these compensation elements are not necessary. The efficiency is mainly determined by the charging and discharging of parasitic capacitances. The envelope modulation varies the drain or collector voltage of an amplifier depending on the envelope of the carrier. This is the only amplifier concept discussed within in this thesis which works with all amplifier classes. It is also the only concept which does not restrict the bandwidth of the RF amplifier, as long as the essential voltage modulator can follow the envelope of the carrier. The efficiency is calculated from the catenation of the efficiencies of the RF amplifier and the voltage modulator. Therefore, the efficiency of the voltage modulator must be as high as possible. An amplifier based on the GaAs transistor MRFG350101 has been built. Its supply voltage is controlled by a class AD amplifier. The maximum output power of the amplifier is 6.3 W with an efficiency of 67 \%. The supply voltage is controlled in the range of 6 V to 12 V, as below 6 V, the amplification degrades rapidly. The efficiency 7 dB below the maximum output power increases thereby from 30 \% up to 44 \%. The bandwidth of the modulator is larger than 3 MHz. Bandpass class S amplifiers use switching amplifiers, in order to amplify an analogue signal with high efficiency. The analogue input signal is transformed by a modulator into a binary pulse train, which is efficiently amplified using a switching amplifier. Afterwards, the amplified signal is demodulated again. Bandpass Delta Sigma modulators represent a promising modulation method. As switching amplifier, voltage controlled class D amplifiers as well as current controlled class D amplifiers can be used. Due to the irregular switching of the transistors, negative currents occur with the voltage controlled class D amplifier, and negative voltages with the current controlled class D amplifier. These reduce the efficiency of the amplifier, as parasitic elements have to be charged and discharged. For both amplifiers the ouptut power capability is below that of the class B amplifier, so that for the same output power larger transistors have to be used.

Zusammenfassung

Negativ-Index-Materialien sind ein neues Forschungsgebiet. Das erste Metamaterial mit einem negativen Brechungsindex wurde 2001 vorgestellt. Das theoretische Konzept der Wellenausbreitung in Negativ-Index-Materialien ist aber bereits 1968 von V. Veselago entwickelt worden. Die der Arbeit zugrunde liegende Aufgabe besteht in der Modellierung von negativ brechenden photonischen Kristallen und Metamaterialien im Mikrowellenbereich. Sie werden im Hinblick auf ihre Verwendbarkeit im Bereich der optischen Telekommunikationswellenlängen untersucht. Durch die aufgrund der Skalierung größeren Abmessungen lassen sich die Strukturen einfacher herstellen und vermessen. Die Arbeitsprinzipien der Strukturen sind frequenzunabhängig. Metamaterialien bieten die Möglichkeit, die Permittivität und die Permeabilität maßzuschneidern. In den Einheitszellen dieser meist periodisch aufgebauten metallischen Strukturen werden künstliche magnetische Atome durch resonanzfähige Strukturen generiert. Die Periode des Metamaterials muss klein gegenüber der Wellenlänge sein. Neben den auf dem Resonatorkonzept aufgebauten Metamaterialien werden auch auf anderen Prinzipien beruhende Strukturen untersucht. Hier sind die leitungsgebundenen Metamaterialien zu nennen. Als einbettende Leitungen können z. B. Mikrostreifenleitungen verwendet werden. Im Vergleich zur konventionellen Transmissionsleitung werden Kapazität und Induktivität vertauscht. Auch photonische Kristalle können negativ brechen. In diesen periodischen Strukturen ist die Wellenlänge vergleichbar mit der Gitterkonstanten und die Einzelelemente, z. B. Metallzylinder, können aufgelöst werden. Bei bestimmten Frequenzen kann über das Dispersionsdiagramm ein effektiver negativer Index zugeordnet werden. Die negative Brechung der photonischen Kristalle kann dazu genutzt werden, eine von einer Quelle ausgehende Welle zu fokussieren. Diese Fokussierung wird mit zweidimensionalen photonischen Kristallen, die aus Löchern in einer Schichtwellenleiterstruktur bestehen, im Frequenzbereich um 20 GHz gezeigt. Das verwendete wellenführende Materialsystem TMM10 - Teflon modelliert das in photonischen integrierten Schaltkreisen verwendete Silizium-Siliziumdioxid. Nach erfolgreicher Demonstration der Fokussierung wird gezeigt, dass mittels photonischer Kristalle die Einkoppeleffizienz in einen Wellenleiter verbessert werden kann. In einer Teststrecke, die aus zwei sich gegenüberliegenden Wellenleitern mit dazwischen liegendem Schichtwellenleiter besteht, wird die Kopplung von einem Wellenleiter zum anderen durch Einsatz eines photonischen Kristalls gesteigert. Der photonische Kristall wird in den Schichtwellenleiter eingebracht. Die Kopplung wird im Vergleich zur Kopplung durch den reinen Schichtwellenleiter verbessert. Die in dieser Arbeit untersuchten resonanten Strukturen bieten das Potenzial, einen auf negativer Permittivität und Permeabilität beruhenden negativen Index zu erzeugen. Mit dem Drahtpaar, einer Abwandelung des Spaltring-Resonators, wird ein auch gut in der Optik zu vermessendes magnetisches Atom untersucht. Der negative Index wird im Frequenzbereich um 10 GHz festgestellt. Zur Untersuchung von Volumenmaterialien werden gestapelte Strukturen untersucht. Leitungsgebundene Strukturen bieten ebenfalls das Potenzial eines negativen Indexes. Eine Struktur wird aus hochfrequenztauglichem Material aufgebaut. Das einbettende Medium wird durch einen Parallelplattenhohlleiter gebildet. Die zur Erlangung des negativen Indexes benötigten Induktivitäten und Kapazitäten werden durch kurzgeschlossene Parallelplattenhohlleiter und metallische Durchkontaktierungen realisiert. Bei den Messungen wird ein negativer Index um 10 GHz festgestellt. Der letzte Abschnitt der Arbeit befasst sich mit der Skalierbarkeit der Strukturen. In der Simulation werden die Abmaße eines Drahtpaar soweit skaliert, dass sich eine Arbeitsfrequenz von 100 THz ergibt. Hierbei fällt auf, dass die Abmaße aufgrund der Eigenschaften von Metallen nicht direkt skaliert werden können. Lagen die Arbeitsfrequenzen der Metamaterialien anfangs im Mikrowellenbereich, so sind sie inzwischen durch Skalierung im optischen Frequenzbereich angelangt. Es wird daran gearbeitet, verlustarme Volumenmaterialien zu bauen. Konkrete Anwendungen gibt es bereits im Mikrowellenbereich. Es ist z. B. möglich, kompakte Koppler oder Leckwellenantennen zu bauen. Auch ist eine Tarnkappe realisiert worden. Die weiteren potenziellen Anwendungsgebiete im optischen Frequenzbereich sind weitreichend. Es ist möglich, das Licht auf unkonventionelle Art und Weise zu führen. Als Anwendungsbeispiel zu nennen sind hier die in dieser Arbeit vorgestellten Kopplungen mit photonischen Kristallen, die in photonischen integrierten Schaltkreisen als Schlüsselkomponenten eingesetzt werden können. Negative-Index-Materials are a very new area of research. The first metamaterial having a negative refractive index was demonstrated in 2001. However, the theoretical concept of wave propagation in negative-index-materials was developed much earlier in 1968 by V. Veselago. The task of this work is to model negatively refracting photonic crystals and metamaterials in the microwave frequency regime. They can be investigated with a view to their potential applications at telecommunication wavelengths since the working principles of the structures remain the same irrespective of the operating frequency. Because of the scaling the dimensions of the materials are larger and so they can be fabricated much more easily and the measurements are much simpler. Metamaterials offer the possibility to build materials with customized material parameters. The usual unit cells of these mostly metallic periodic micro- or nanostructures consist of an artificial magnetic atom influencing the permeability and of metallic wires providing a negative permittivity. The period is much smaller than the wavelength. Therefore the global material parameters of the permittivity and the permeability can be defined. The first metamaterials were based on resonators. They had a narrow bandwidth and suffered from high losses. Meanwhile metamaterials have been demonstrated which consist of loaded transmission lines. They do not rely on the resonator principle. These lines are loaded with capacitors and inductors in a way that a negative refractive index is achieved. Photonic crystals are another means to build negatively refracting devices. They are also periodic structures but the wavelength is in the range of the lattice constant. Metallic or dielectric scatterers can be used. The explanation for the negative refraction phenomenon can be found in the band structure. The focusing capability of negatively refracting photonic crystals is investigated at 20 GHz in the material system TMM10 (Thermoset Ceramic Loaded Plastic) as waveguide and Teflon as cladding layer. This structure is an analogon to a Silicon-Silicondioxide optical waveguide. A focusing effect is realized by a two-dimensional photonic crystal consisting of holes in a slab waveguide. Simulation and experiment show this focusing effect for the first time in this material system. After the successful demonstration of the focusing capability a coupling experiment is set up. It comprises two identical waveguides facing each other with an 80 mm slab waveguide in between. One waveguide serves as source. It is shown that if photonic crystals are used in the slab waveguide the coupling efficiency to the other waveguide can be increased. The investigated resonant structures offer the potential to realize not only a pseudo negative refractive index but a real one with a negative permeability and a negative permittivity. The metallic cut-wire pair, which was the first magnetic atom reported in the literature to show a negative index at optical frequencies, is investigated at microwave frequencies. A negative index can be found around 10 GHz. To investigate the bulk behavior multilayer structures are simulated and measured. Transmission line based structures are also investigated. In this work a structure made of distributed network elements is set up. The hosting medium is a parallel plate waveguide. The network elements are short-circuited parallel plate waveguides and metallic vias. A negative refractive index can be observed at frequencies between 10 GHz and 11 GHz. The last section of this work deals with the scaling issues as the structures shall be used at optical frequencies. The dimensions of a wire pair are changed in such a way that the structure has a resonance frequency of 100 THz. It can be observed that the dimensions of metallic structures cannot be scaled directly as the optical properties of metals have to be taken into account. In recent years the working frequencies of metamaterials have reached the visible optical frequencies. Up to now, negative index behavior at optical frequencies has been demonstrated in single-layer structures, but efforts to build more complex volume materials are under way. There are already applications at microwave frequencies using transmission line based metamaterials. It is possible to build e.g. compact couplers or leaky wave antennas. Also so called cloaking devices can be realized. The further potential applications at optical frequencies of these materials are manifold. New optical functionalities could be realized. Waveguide coupling with an optimized photonic crystal structure which has been demonstrated by simulation and experiment in this work could be a key building block for future photonic integrated circuits.

Zusammenfassung

The mobile radio communication has begun with Guglielmo Marconi's and Alexander Popov's experiments with ship-to-shore communication in the 1890's. Land mobile radio telephone systems have been used since the Detroit City Police Department installed the first wireless communication system in 1921. Since that time, radio systems have become more and more important for both voice and data communication. The modern mobile communication systems are mainly designed in high frequency ranges due to the larger available bandwidth at these frequencies. Today, the mostly used mobile communication systems in the United States are cellular telephone systems operating at 800 - 900 MHz and personal communication systems (PCS) at 1800 - 2000 MHz. In Europe, these include the Global System for Mobile Communication (GSM) and Universal Mobile Telecommunications System (UMTS). China now has GSM/GPRS and Code Division Multiple Access (CDMA) networks. For the third generation services, China has been planning a 3G standard called Time Division Synchronous CDMA (TD-SCDMA) since 1999, which is planned to operate at 2010 MHz - 2025 MHz. In this work, attentions are paid on the uplink and downlink applications in the GSM and the UMTS systems adopted in Europe. No matter which system is discussed, a wireless communication link usually includes a transmitter, a receiver, and a channel. The functions of the quantization, of the coding and of the decoding are only performed in digital systems. Most links are fully duplex and include a transmitter and a receiver or a transceiver at each end of the link. Obviously, to send or receive large enough signals, power amplifiers and their driving amplifiers are necessary on both sides of the link. A radio frequency power amplifier is a circuit for converting directional current input power into a significant amount of RF output power. One of the principal differences between a small-signal amplifier design and a power amplifier design is that the main purpose of the latter is the maximum output power, not the maximum gain. However, a power amplifier cannot simply be regarded as a small-signal amplifier driven into the saturation. There is a great variety of different power amplifiers, while most of them employ techniques beyond simple linear amplification. In other words, RF power can be generated by a wide variety of techniques using a wide variety of devices. In this work, the fundamental theories used for the design of RF power amplifiers are systematically introduced. Using these theories, power amplifier circuits are designed both for the base stations and for the cellular phones adopted in the modern mobile communication systems in Europe. Die Bereitstellung von Informationen und Dienstleistungen zu jeder Zeit an jedem Ort wird durch eine rasante Weiterentwicklung der Mobilkommunikation unterstützt. Wo immer drahtlose Kommunikation existiert, gibt es Funksender und viele Funksender benötigen Leistungsverstärker. Deshalb wurden Hochfrequenz (HF)-Leistungsverstärker in den letzten Jahren weltweit intensiv untersucht. In dieser Arbeit werden Leistungsverstärker and ihre Vorverstärker nicht nur für die Basisstationen, sondern auch für die Mobiltelefone entworfen und gemessen, die in den Mobilkommunikationssystemen verwendet werden. Sowohl die hybriden als auch die integrierten Verstärker werden mit MOS-Transistoren entworfen, da sie wegen billiger Materialien und relativ einfacher Herstellungsprozesse als kostengünstigste Technologie angesehen werden. Dank der Entwicklung der modernen Halbleitertechnologie sind die MOS-Transistoren nun genügend schnell, um in HF-Schaltungen eingesetzt zu werden, die bei einigen Gigahertz arbeiten. Aber die MOS-Transistoren zeigen auch Nachteile bei manchen HF-Schaltungen. Zum Beispiel ist es schwierig, ein logarithmisches Verhalten in einer CMOS-Technologie zu realisieren. Außerdem nimmt die Durchbruchspannung der CMOS-Transistoren mit der verkleinerten Dimension stark ab. Die Fähigkeit, bei hohen Spannungen betrieben zu werden, sinkt und die Schwierigkeit, einen Leistungsverstärker in der CMOS Technologie zu entwerfen, steigt. Um die Durchbruchspannung der MOS Transistoren zu erhören, wird ein zusätzliches niedrigdotiertes n-Diffusionsgebiet bei dem Drainanschluss in einem LDMOS-Transistor verwendet. Die Durchbruchspannung dieser Transistoren wird sogar bis auf 70 V erhöht, so dass die Leistungsverstärker, die in den Basisstationen verwendet werden, auch in einer MOS-Technologie realisiert werden können. Aber auf der anderen Seite ist die optimale Ausgangsimpedanz von den LDMOS-Transistoren meistens sehr niedrig. Sie sind deshalb nicht geeignet für breitbandige Leistungsverstärker. Um die oben genannten Probleme zu lösen, werden einige neu entwickelte Schaltungskonzepte in dieser Arbeit präsentiert. Deren Funktionsprinzipien werden bei den Schaltungsentwürfen ausführlich diskutiert. Die Simulationsergebnisse und die Messergebnisse der entworfenen Schaltungen werden verglichen.

Zusammenfassung

Elektrische Oszillatoren werden in einer Vielzahl von elektronischen Systemen der Informations-, der Kommunikations- und der Sensortechnik eingesetzt und sind oft in ein komplexes System-on-Chip eingebettet. Die meisten Oszillatoren sind daher heute in integrierten CMOS-Schaltungen zu finden. Da die fortschreitende Miniaturisierung der Halbleitertechnologie hauptsächlich auf digitale Schaltungen in statischer CMOS-Logik ausgerichtet wird, bieten sich Ringoszillatoren mit statischen CMOS-Invertern ganz besonders zur Integration an. Diese CMOS-Ringoszillatoren bieten eine Reihe von Vorteilen, wie z.B. einen potenziell sehr großen Durchstimmbereich, einen großen Signalhub und einen kleinen Chipflächenverbrauch. Allerdings weisen CMOS-Ringoszillatoren ein größeres Rauschen auf als LC-Oszillatoren, weil sie keinen passiven Resonator haben, durch welchen die Schwingfrequenz festgelegt wird. Verschärft wird das Problem durch ein immer größer werdendes niederfrequentes 1/f-Rauschen der MOSFETs mit fortschreitender Technologieentwicklung. Dieses niederfrequente Rauschen führt zu einem vergrößerten mittenfrequenznahen Phasenrauschen und zu einem größeren Jitter der Signalflanken des Oszillatorsignals. Aus aktuellen Anwendungen für Oszillatoren und aus den gegenwärtigen Trends in der Technologieentwicklung lassen sich folgende Fragestellungen zu CMOS-Ringoszillatoren ableiten, die im Zentrum dieser Arbeit stehen: - Wie können breitbandig durchstimmbare Ringoszillatoren mit CMOS-Invertern, insbesondere auch mit Quadraturausgängen, entworfen werden? - Welche Form nimmt das Spektrum des freilaufenden Oszillators unter dem Einfluss von starkem 1/f-Rauschen an und wie verhält sich der akkumulierte Jitter? - Wie wird das thermische Rauschen und das 1/f-Rauschen der MOSFET in CMOS-Ringoszillatoren in das Oszillatorrauschen transformiert und welche Regeln lassen sich daraus für einen rauscharmen Entwurf von CMOS-Ringoszillatoren ableiten? Zunächst werden die Grundlagen der in den Oszillatoren verwendeten MOSFETs dargestellt. Neben den grundlegenden Gleichstrom- und Wechselstromeigenschaften liegt der Schwerpunkt auf dem Rauschen des MOSFETs, insbesondere auf dem 1/f-Rauschen. Im nächsten Teil der Arbeit wird auf die Technik der Elektrischen Oszillatoren eingegangen. Es wird ein Verfahren für den Aufbau von Ringoszillatoren mit statischen CMOS-Invertern und einer geraden Anzahl von Stufen vorgestellt. Der statisch stabile Arbeitspunkt des Rings mit gerader Stufenanzahl wird durch zusätzliche Vorwärtskopplungsinverter aufgehoben. Ein auf diesem Prinzip beruhender Oszillator mit Quadraturausgängen in 0,18 µm CMOS-Technologie weist einen Durchstimmbereich von 100 MHz bis 3,5 GHz auf. Im Weiteren wird auf die grundlegenden Eigenschaften des Spektrums und des akkumulierten Jitters von freilaufenden Oszillatoren eingegangen. Die Störmodulation durch weiße und durch 1/f-Rauschquellen wird betrachtet. Bei der Störmodulation durch 1/f-Rauschen muss dabei die Mess- oder Beobachtungsdauer in die Berechnung einbezogen werden. Es werden quantitative Zusammenhänge zwischen dem Spektrum und dem Jitter in allen Bereichen hergeleitet. Im letzten Teil der Arbeit wird auf das Rauschen in Ringoszillatoren mit statischen CMOS-Invertern eingegangen. Es werden einfache analytische Ausdrücke für das Rauschen in CMOS-Inverter-Ringoszillatoren vorgestellt, die auf der Abtastung des MOSFET-Rauschens beruhen und die sowohl die Frequenzstörmodulation durch thermisches wie auch durch 1/f-Rauschen beschreiben. Anhand dieser Ausdrücke wird deutlich, wie ein Oszillator ausgelegt werden muss, damit er bei gegebenen Technologie- und Rauschparametern ein möglichst kleines Phasenrauschen aufweist. In diesem Zusammenhang wird auch ein Verfahren vorgestellt, wie mit Stromeinprägung über eine rauscharme Stromquelle das Phasenrauschen von CMOS-Ringoszillatoren gegenüber dem Betrieb mit Spannungseinprägung verringert werden kann. Im Rahmen der vorliegenden Arbeit wird deutlich, dass Ringoszillatoren mit statischen CMOS-Invertern für einen sehr großen Durchstimmbereich ausgelegt werden können und damit eine interessante Alternative für alle Anwendungen darstellen, die einen großen Frequenzbereich abdecken und bei denen die Anforderungen an das Phasenrauschen nicht allzu hoch sind. Weiterhin werden in dieser Arbeit die prinzipiellen Eigenschaften des Spektrums und des akkumulierten Jitters von freilaufenden Oszillatoren unter dem Einfluss von verstärktem 1/f-Rauschen analytisch hergeleitet. Dadurch wird eine umfassende Basis für das Verständnis des gemessenen Jitters und Spektrums gelegt. Für CMOS-Inverter-Ringoszillatoren wird das Oszillatorrauschen analytisch auf Basis der thermischen und 1/f-Rauschparameter der dem Entwurf zugrunde liegenden MOSFETs berechnet. Mit Hilfe dieser neuen Beziehungen kann das Oszillatorrauschen leicht abgeschätzt werden und es lassen sich damit Entwurfsregeln für rauscharme Ringoszillatoren formulieren. Electrical oscillators are used within all kinds of electronic systems in the information, communication and sensor technology fields. These systems are implemented with as few discrete components as possible. Most oscillators are therefore embedded in an integrated circuit today. As the progressive downscaling of semiconductor technology is focused on CMOS digital circuits, ring oscillators with static CMOS inverters are particularly suited to be integrated in complex systems-on-chip, which include RF, analog and digital signal processing on a single chip. CMOS inverter ring oscillators offer some valuable advantages like a large tuning range, a large signal swing and a small chip area. However, CMOS ring oscillators exhibit a larger noise level than LC-oscillators, as they don't have a passive resonator that determines the oscillation frequency. The noise problem gets worse due to the increasing low frequency 1/f noise of scaled CMOS technologies. The low frequency 1/f-noise causes an increased close-in phase noise and signal edge jitter of the oscillation signal. Current application and technology trends raise some questions about the design of ring oscillators in modern CMOS technologies and their noise characteristics that are investigated in this work: - Which circuit topologies are suited for large tuning range CMOS ring oscillators, especially with an even number of stages? - What is the shape of the spectrum of a free running oscillator and how does the jitter accumulation take place if an oscillator is disturbed by a large amount of 1/f-noise? - What is the transformation mechanism between the thermal and 1/f MOSFET noise sources and the ring oscillator signal noise, and what are the rules for low noise CMOS ring oscillator designs? The basics of the MOSFETs that are used in the ring oscillators are presented in the first chapter of this work. Besides the DC- and AC-characteristics of the devices, the main focus are the MOSFET noise sources, especially the 1/f-noise. The theoretical and technical foundations of electrical oscillators are addressed in the second chapter of this work. A method to design ring oscillators with static CMOS inverters and an even number of stages is introduced. Latch up of the inverter ring is suppressed by additional inverters that form feedforward paths. An oscillator relying on these principles is implemented in 0.18 µm standard CMOS technology. It has a tuning range from 100 MHz to 3.5 GHz. The basic properties of the spectrum and of the jitter accumulation of free running oscillators that are disturbed by white noise and by 1/f noise are examined in the third chapter of this work. Concerning the random modulation by 1/f noise, the measurement or observation time has to be taken into account. A comprehensive theory about the spectrum and the jitter of free running oscillators that also includes the relations in between jitter and spectrum is presented. The fourth chapter of this work deals with the transformation of device noise to phase noise in CMOS inverter ring oscillators. Simple expressions for the noise of CMOS inverter ring oscillators that rely on the sampled noise spectrum of the MOSFETs' drain currents and that include the random modulation by white and by 1/f noise are presented. Methods to optimize the noise of CMOS inverter ring oscillators for given technology and noise parameters can be derived from these equations. In this context, a method to reduce the phase noise of a CMOS inverter ring oscillator by operation with a low noise current supply is presented. This work shows that ring oscillators with static CMOS inverters can be designed for a very large tuning range. They offer an interesting alternative for all applications that cover a broad frequency range and that have relaxed phase noise requirements. Moreover, the basic characteristics of the spectrum and the jitter of a free running oscillator are derived for random modulation by white and by 1/f noise. A comprehensive basis is established to understand the measured jitter and spectrum of a free running oscillator and the relations between the jitter and the spectrum. The noise of CMOS inverter ring oscillators is calculated analytically on the basis of the thermal and 1/f noise parameters of the MOSFET devices.