Das INT bietet interessierten Studierenden die Möglichkeit, ihre Abschlussarbeiten in zukunftsorientierten Forschungsprojekten im Bereich der integrierten elektrischen und photonischen Schaltungsentwicklung zu absolvieren.
Allgemeine Themen/General topics
Main Task Categories
- Integrated circuit (IC) design
- Artificial neural network (ANN) modeling
Background
Artificial intelligence has found its way into more and more areas of life in recent years. This also applies to mobile applications with limited available energy. The energy efficiency of AI accelerators therefore plays a decisive role. Analog implementations are moving into focus, as they have considerable energy-saving potentials. By considering electrical voltages, currents and charges as continuous analog quantities to perform arithmetic operations, the energy required for inference can be significantly reduced compared to conventional digital calculation. At INT, we are working on an all-analog system, where the multiply-accumulate (MAC) operation and ReLU-activation operation is performed in analog.
Your Task
We are looking for very good students who want to help us to develop energy-efficient circuits or program hardware-aware models needed to train neural networks.
Exemplary Topics
- Modeling of analog circuit components in Python/Tensorflow/PyTorch.
- Design of highly energy- and area-efficient A/D and D/A converters
- Development of strategies to reduce or compensate mismatch at system level, circuit level or software level.
Your Profile
- Independent and goal-oriented way of working
- IC-design: Very good grade in the lecture Mixed Signal Integrated Circuit (INT), Verstärkertechnik (INT), Grundlagen Integrierter Schaltungen (INT) or in a similar lecture.
- ANN-modeling: Very good grade in lecture the Deep Learning (ISS) or in similar lecture.
We Offer
- Individual supervision and support
- Freedom to contribute and implement your own ideas
- State-of-the-Art process design kits for IC design
Contact
Art der Arbeit
- Schaltungsentwurf/Simulation
- Schaltungslayout
- HF-Systemsimulation
Hintergrund
Um gleichzeitig die Effizienz und Linearität von hochfrequenten Leistungsverstärkern für Drahtlos- und Mobilgeräte zu verbessern, wird am INT der Ansatz eines volldigitalen Senderkonzepts verfolgt. Im Rahmen des von der DFG geförderten Forschungsprojekts „Hochfrequente Mehrstufen-Schaltverstärker im pulspositions- und pulsweitenmodulierten Betrieb zur effizienten Leistungsverstärkung von breitbandigen Mobilfunksignalen“ sollen dazu mehrstufige Schaltverstärker (ML-SMPA) in einer modernen FDSOI-CMOSTechnologie erforscht werden. Um den Dynamikbereich des Schaltverstärkers zu verbessern, wird die Amplitude des gefilterten HF-Signals zusätzlich zur Pulsweite in diskrete Ausgangsspannungs- (ML-VM-SMPA) oder Ausgangsstromstufen (ML-CM-SMPA) kodiert.
Aufgabenstellung
Abhängig vom Stand des Forschungsprojekts und der Art der Arbeit liegt der Schwerpunkt auf dem Entwurf eines mehrstufigen Schaltverstärkers mit Layout in Cadence IC, dem Entwurf von transformatorbasierten Netzwerken zur Leistungsaddition und Impedanzanpassung in ADS Momentum oder der Ansteuerung des Verstärkers. Gegebenenfalls sind Simulationen und Untersuchungen auf Systemebene in Matlab möglich.
Voraussetzungen
- Kenntnisse über CMOS-Schaltungen
- Grundkenntnisse über Hochfrequenztechnik
Ansprechpartner
Spezifische Themen/Specific topics
Objective
- Software development
- Measurement technology (photonic)
Background
Photonic integrated circuits (PICs) have become a key component of modern communication technologies in recent years. They are used in various commercial products where they enable complex optical functions such as prefiltering and multiplexing. These PICs are typically manufactured on silicon platforms, similar to electronic circuits. To optimise their performance and expand their application areas, it is crucial to perform precise measurements and characterisations.
Your task
In this exciting project, you will have the opportunity to actively participate in the development of an automated measurement setup for PICs. Your main task will be to research and implement innovative optimisation algorithms to precisely control modern piezo-adjustable stages. By applying these algorithms, you will be able to autonomously identify the optimal coupling point, which in turn will maximise the efficiency and functionality of the photonic circuits. Your work will help drive the development of these groundbreaking technologies while providing you with valuable insights into the emerging field of photonic integration.
Your profil
- Initial experience in working with Python or Matlab
- Ability to perform precise manual work
- Enjoy optimising and searching for efficient solutions
We offer
- Individual supervision and support
- Freedom to contribute and implement your own ideas
- The opportunity to work on exciting photonic measurement setups and familiarise yourself with new technologies
Contact
Art der Arbeit
- Optisches Bauteildesign
- Optische Simulationen
- Layout-Entwurf
- System-Optimierung
- Optische Messtechnik
Aufgabenstellung
Ziel dieser Arbeit ist die Simulation und der Entwurf verschiedener Modenkonverter und -kombinierer. Hierfür soll anhand einer Literaturrecherche ein aktueller Stand der Forschung ausgearbeitet werden. In einem nächsten Schritt gilt es, verschiedene Designs zu untersuchen und hinsichtlich ihrer Effizienz und Bandbreite zu vergleichen. Das Institut für Mikroelektronik ermöglicht das Fertigen der Chips, sodass die Bauteile abschließend charakterisiert werden können. Dabei sollen für ein angepasstes Bauteildesign ebenfalls die Wellenleiter-Verluste der Mode zweiter Ordnung bestimmt werden.
Voraussetzungen
- Interesse an neuen Entwicklungen im Bereich der Photonik
- Grundlagen in Optoelektronik, Halbleiter-Technologie oder Optik notwendig
- Eigenständige Arbeitsweise
Ansprechpartner
Legende: BA: Bachelorarbeit, FA: Forschungsarbeit, MA: Masterarbeit
Neben den hier aufgelisteten Themen bieten wir auch kurzfristig Arbeiten zu unseren aktuellen Forschungsgebieten an. Teilweise können Masterarbeiten auch in abgespeckter Form als Bachelor- oder Forschungsarbeit durchgeführt werden. Die abgeschlossenen Arbeiten bieten Ihnen ebenfalls einen Überblick über das weite Themensprektrum des Instituts.Sprechen Sie bei Interesse einfach unsere Mitarbeiter an.
Die Projekte erfolgen in enger Zusammenarbeit mit renommierten nationalen und internationalen Forschungsinstitutionen und bieten Studierenden optimale Voraussetzungen, um ihre im Studium angeeigneten Fachkenntnisse an konkreten und praxisnahen Aufgabenstellungen einzusetzen und darüber hinaus anwendungsorientiert zu vertiefen. Spannende theoretische und praktische Aufgaben, die gemeinsam mit erfahrenen Doktoranden und Post-Docs erarbeitet werden, bieten hervorragende fachliche als auch persönliche Entfaltungsmöglichkeiten für den weiteren Berufsweg.
Abgeschlossene Arbeiten/Completed theses
2023
- „Entwurf einer Abbildungsvorschrift zur Ansteuerung eines HF-Schaltverstärkers“, Bachelorarbeit, Nr. xxxx.
Zusammenfassung
Zusammenfassung In dieser Arbeit wird für einen mehrstufigen Schaltverstärker mit einer Trägerfrequenz von 3,6 GHz eine Abbildungsvorschrift entworfen. Diese soll eine zukünftige Echtzeitimplementierung realisierbar machen, indem die Anzahl der Kombinationen zum Ansteuern des Verstärkers reduziert wird. Durch vorheriges Berechnen soll im Betrieb nur eine Lookup Tabelle zur Quantisierung genutzt werden. Die Lookup Tabelle soll mit 12 Bit Worten adressiert werden und somit maximal 4096 verschiedene Einträge mit PWPMG und den dazugehörigen komplexen Ausgangswert enthalten. Mit diesen 12 Bit wird ein bipolares PM und PM moduliertes Signal erzeugt. Dabei werden 5 Bit für die Pulsweite, 6 Bit für die Pulsmitte und restlichen 4 Bit für den Leitwert verwendet, welcher die Amplitude des PWPM-Signals beeinflusst. Für das weitere Vorgehen müssen vorerst alle möglich erzeugbaren Signale simuliert werden, um eine vollständige Codemap zu erhalten. Die gefundenen Abbildungsvorschriften werden auf diese angewandt, um verschiedene Lookup Tabellen zu erhalten. Die erzeugten Lookup Tabellen werden dann mit einem generierten Zufallssignal in einer weiteren Simulation zur Übertragung genutzt. Hierbei ist das Ziel der Abbildungsvorschrift, den Verstärker möglichst linear und effizient zu betreiben und weiterführend auch gute Signaleigenschaften wie einen hohen Signal-zu-Rausch-Abstand und niedrige Nebenkanalleistung zu erzeugen. Die verschiedenen gefundenen Lookup Tabellen können durchschnittliche Effizienzen von 25,65 \% bis 32,5 \% erreichen, wobei das SNR zwischen 28,59 dB und 34,39 dB liegen kann. Von den untersuchten Abbildungsvorschriften sind drei sehr vielversprechend in den Simulationen und somit für weitere Untersuchung geeignet. Abstract This work is about finding a mapping rule for a high frequency switching mode amplifier operating at a carry frequency of 3,6 GHz. The goal the is future implementation of real time processing, by reducing the amount of combinations used to operate the amplifier. Thus, a mapping rule creating a lookup table is required. The Lookup Table can be calculated before implementation and contains 4096 PWPMG-codewords. These codewords are addressed with 12 bit and used to generate a bipolar PWPM Signal. Therefore 5 bit are used to resolve the pulse width and 6 bit for the pulse center. The remaining 4 bit resolve the admittance, used to manipulate the amplitude of the given PWPM-Signal. To proceed, every possible combination of pulse width, pulse center and admittance must be simulated and saved in a code map, in order to create and apply a mapping rule resulting in a lookup table. The different mapping rules found by any designed mapping rule will be used for transmitting a pseudo random bitstream with this amplifier. The amplifier is supposed to operate as linear and efficient as possible with found mapping rule, while the transmitted signal has to have a good signal-to-noise-ratio and low adjacent channel power. The lookup tables found in this work achieve mean efficiencies from 25,65 \% to 32,5 \% and signal to noise ratios from 28,59 dB to 34,39 dB. Three of the LUTs look very promising and are important for future research. - „Design of an Energy Efficient Ring Amplifier for an Analog Multi-Bit Dynamic Memory“, Forschungsarbeit.
- „Entwurf und Aufbau einer Demonstrator-Leiterplatte für einen integrierten Arbiträrsignalgenerator“, Forschungsarbeit.
Zusammenfassung
Zusammenfassung Diese Arbeit befasst sich mit dem Entwurf und dem Aufbau einer kompakten und einfach zu handhabenden Demonstrator-Leiterplatte für die Ansteuerung eines Arbiträrsignalgenerators, welcher am Institut für Elektrische und Optische Nachrichtentechnik entwickelt wurde. Die Anforderungen an die Leiterplatte wurden hierfür allgemeingültig definiert, wodurch ebenso die Ansteuerung aller anderen an diesem Institut bereits entwickelten Halbleiterchips ermöglicht wird. Die funktionalen Anforderungen sind im Wesentlichen die Bereitstellung von Versorgungs- und Bias-Spannungen, das Schreiben und Lesen von digitalen Datensignalen, die Messung von positiven und negativen Spannungen bzw. Strömen sowie ein definiertes Ein- und Ausschaltverhalten. Ziel ist es, dass vollständig entwickelte Baugruppen ähnlich dem Prinzip eines Baukastens in kürzester Zeit mühelos miteinander kombiniert werden können, um Demonstratoren für die unterschiedlichen Halbleiterchips zu erstellen. Ein erster Schritt umfasst die Festlegung der Anforderungen, gefolgt von der Entwurfsphase der einzelnen Baugruppen. Für eine messtechnische Untersuchung der Vielzahl an Konzepten wurde zunächst eine Versuchsleiterplatte entwickelt und produziert. Diese vereint alle im Rahmen dieser Forschungsarbeit entwickelten Konzepte und zeichnet sich durch eine große Anzahl an Konfigurationsmöglichkeiten aus. Auf diese Weise konnten sämtliche Schaltungskombinationen abgedeckt werden, was eine breite Vielfalt an Experimenten ermöglichte. In einem folgenden Schritt wurden die am besten geeigneten Baugruppen zur Erfüllung der gestellten Anforderungen anhand der Messergebnisse ermittelt. Abschließend kam der Baukasten zum Einsatz, um aus den entwickelten Konzepten die Demonstrator-Leiterplatte zur Ansteuerung des Arbiträrsignalgenerators zu erstellen. Abstract This work deals with the development of a compact and easy-to-use stand-alone setup for the control of an arbitrary waveform generator, which was developed at the Institute of Electrical and Optical Communications. The requirements for the printed circuit board were defined in universal valid way which also enables the control of all other semiconductor chips already developed at this institute. The functional requirements are basically the provision of supply voltage and bias voltages, the writing and reading of digital data signals, the measurement of positive and negative voltages or currents, and a defined switch-on and switch-off behaviour. In order to create demonstrator printed circuit boards for the different semiconductor chips, the aim is that completely developed building blocks of a modular system can effortlessly be combined with each other in a very short time. The first step involves defining the requirements, followed by the design phase for the corresponding building blocks. For a metrological investigation of the different concepts, a printed circuit board for tests was developed and produced. It combines all the concepts developed within the scope of this research work and is characterised by a large number of configuration options. This way, all circuit combinations could be covered, enabling a wide variety of experiments. In a subsequent step, the most suitable assemblies for fulfilling the set requirements were determined based on the measurement results. Finally, the building blocks were used to create the demonstrator printed circuit board for controlling the arbitrary waveform generator from the developed concepts. - „System Design, Model Building and Training of an Analog Neural Network based Equalizer for Optical Receivers“, Masterarbeit.
- „Effizienzsteigerung eines Schicht-7-Protokolls zum Datenaustausch über Ethernet auf einem FPGA“, Forschungsarbeit, Nr. xxxx.
Zusammenfassung
Zusammenfassung Am Institut für Elektrische und Optische Nachrichtentechnik (INT) besteht ein Messsystem für integrierte Schaltungen auf FPGA-Basis, bei der regelmäßig große Datenmengen übertragen werden müssen. Hierzu wurde in einer Vorgängerarbeit bereits eine Grundversion implementiert, welche eine zuverlässige Kommunikation zwischen dem FPGA-Board und einem PC über Gigabit-Ethernet ermöglicht. Jedoch liegt die Datenrate dieser Implementierung noch deutlich unter 1 Mbit/s. Im Rahmen dieser Arbeit wurde die Effi zienz des am INT entwickelten Schicht7 Protokolls zur Datenübertragung gesteigert. Dies geschah durch die Erweiterung des Protokolls um einen Burstmodus, welcher es ermöglicht, einen Ethernet Rahmen bestmöglich auszunutzen und so den Kommunikationsoverhead zu reduzieren. Hierzu mussten einige Komponenten neu entwickelt und andere stark angepasst werden. Ebenso wurde das Serverprogramm, welches die Schnittstelle zwischen einem Netzwerk und dem FPGA darstellt, sowie die grafi sche Benutzeroberfläche (GUI), die sich über ein Netzwerk mit dem Server verbinden kann, um diesen Burstmodus erweitert. Abstract At the Institute of Electrical and Optical Communications Engineering (INT), there is a measurement system for FPGA-based integrated circuits, where large amounts of data have to be transferred on a regular basis. For this purpose, a basic version has already been implemented in a previous work, allowing a reliable communication between the FPGA board and a PC, via Gigabit Ethernet. However, the data rate of this implementation is still significantly below 1 Mbit/s. Within the scope of this work, the efficiency of the layer 7 protocol for data transmission developed at INT has been increased. This protocol was extended by a burst mode, which enables the best possible utilization of an Ethernet frame and thus reduces the communication overhead. For this purpose, some components had to be newly developed and others strongly adapted. Also the server program, which is the interface between a network and the FPGA, as well as the graphical user interface (GUI), which connects to the server via a network, was extended by this burst mode. - „Entwurf eines Automotive Ethernet Messempfängers auf einem FPGA“, Masterarbeit.
Zusammenfassung
Zusammenfassung Am Institut für Elektrische und Optische Nachrichtentechnik (INT) wurde ein Algorithmus zur Echzeitanalyse von Daten, die mittels Automotive Ethernet verschickt werden, entwickelt. Dieser Algorithmus kann in zwei Stufen unterteilt werden. Im Rahmen dieser Arbeit wurde die erste Stufe, welche Messdaten zu PAM3 Symbolen dekodiert, auf einem Kintex-7 FPGA-Board implementiert. Diese PAM3 Symbole sollen anschließend an einen PC über eine Gigabit Ethernet Schnittstelle übertragen werden, um dort weiter verarbeitet werden zu können. Um die erste Stufe, das sogenannte Physical Medium Attachment Layer (PMA), auf einem FPGA implementieren zu können, wurde die Messstrecke durch eine Sprung- und eine Impulsantwort charakterisiert und anschließend anhand der gewonnenen Daten, Filter zur Datenverarbeitung ausgelegt. Ebenso wurde der Algorithmus an die Hardware angepasst, sodass keine Division benötigt wird. Anschließend wurde die Kommunikation zwischen PC und FPGA implementiert. Dabei konnte auf eine Implementierung der Ethernet Schnittstelle und einen Universal INT Measurement Protocol (UIMP) Decoder zurückgegriffen werden. Abstract At the Institute of Electrical and Optical Communications (INT) an algorithm for real-time analysis of data sent via automotive Ethernet was developed. This algorithm can be divided into two stages. In the context of this work, the first stage, which decodes measurement data into PAM3 symbols, was implemented on a Kintex-7 FPGA board. These PAM3 symbols are then transferred to a PC over a Gigabit Ethernet Interface for further processing. In order to be able to implement the first stage, the Physical Medium Attachment Layer (PMA), on an FPGA, the measurement path was characterised by a step response and an impulse response. The filters for data processing were designed based on the resultes from the characterisation. The algorithm was also adapted to the hardware so that no division is required. The communication between the PC and the FPGA was then implemented. For this purpose an implementation of the ethernet interface 2 and the Universal INT Measurement Protocol (UIMP) decoder could be reused.
2022
- „Entwurf eines sukzessiven Approximationsregisters in einer 22nm CMOS Technologie“, Forschungsarbeit, Nr. 1121.
Zusammenfassung
Zusammenfassung Im ersten Abschnitt dieser Arbeit werden sechs aktuelle Flip-Flop-Architekturen herausgesucht und durch Anpassung der Transistordimensionierungen in Bezug auf minimale Latenzzeiten optimiert. Anschließend werden alle Transistoren mit Setz- und Rücksetzfunktionen versehen, Simulationen zu Latenzzeiten und der Energieaufnahme durchgeführt und anschließend die Setupzeit gesetzt, um einen Vergleich zwischen den Flip-Flop-Topologien zu erhalten. Im zweiten Abschnitt werden zwei SAR-Varianten unter Verwendung der Flip-Flop-Topologien mit den geringsten Latenzzeiten entworfen. Beide Registervarianten werden basierend auf dem klassischem Algorithmus ausgelegt und optimiert. Final werden die beiden Registervarianten in Bezug auf maximale Taktgeschwindigkeiten, den Energieverbrauch und die aktive Transistorfl äche verglichen, um ein Fazit über die Implementierbarkeit in einem SAR-ADC zu ziehen. Abstract The goal of this research thesis is to give an estimate about the maximal clock-frequency reachable with an SAR using the classical approach. Therefore, six flip-flop architectures were selected and compared with respect to their latency, energy consumption and transistor area. During this flip-flop comparison every flip-flop architecture was optimized regarding a minimal latency variing the respective transitor-dimensions. After this step, a set and reset functionality has been implemented in all architectures to prepare the flip-flops for an implementation into an SAR. Following the transistor comparison, the two architectures reaching the minimum latency were chosen for an implementation into two SAR-architectures. Therefore, two SARs were designed based on the classical approach using these two flip-flop architectures. After optimizing both SARs a comparison was given to estimate the overall usability of these registers concerning their energy consumption various timing parameters and their transistor area used. Finally an estimate about the maximal clocking speed of a SAR using the classical approach was given for further research on this topic. - „Transimpedanzverstärker für einen Monolithisch Integrierten Optoelektronischen Empfänger“, Masterarbeit, Nr. 1125.
- „Entwurf eines Datenrückgewinnungsalgorithmus für einen Automotive Ethernet Messempfänger“, Bachelorarbeit.
Zusammenfassung
Zusammenfassung Das Institut für Elektrische und Optische Nachrichtentechnik der Universität Stuttgart wurde von einem Automobilhersteller beauftragt, ein Messgerät zu entwickeln, mit dessen Hilfe es möglich sein soll, eine Automotive Ethernet Übertragungsstrecke zu überwachen, die darüber gesendeten Daten aufzuzeichnen und zu decodieren. Für den Messempfänger existiert dazu bereits eine analoge Vorstufe mit nachgeschaltetem FPGA. Diese liegt als Leiterplatte vor und umfasst ein Anti-Aliasing-Filter, einen Verstärker sowie einen Analog-Digital-Umsetzer. Die Arbeit beschäftigt sich mit dem Entwurf eines MATLAB Skriptes, welches die mit dem FPGA aufgezeichneten Daten offline entzerren und decodieren soll. Für die Entzerrung wird zunächst auf einen Transversalentzerrer gesetzt, welcher jedoch im Verlauf der Arbeit durch einen entscheidungsrückgekoppelten Entzerrer ersetzt wird, da hierbei die Adaption der Koeffizienten auch ohne exaktes Kanalmodell leichter möglich ist. Da Sende- und Empfangstakt nicht synchronisiert sind, wird anschließend eine Taktrückgewinnung durch Überabtastung durchgeführt. Der Algorithmus wählt dabei immer den optimalen Abtastzeitpunkt aus, wodurch eine dauerhafte Augenöffnung erzielt wird. Es stellt sich heraus, dass mit mehr Abtastzeitpunkten eine wesentlich genauere Kompensation der Taktdifferenz möglich ist. Daher werden die ohnehin schon mit dreifacher Überabtastung vorliegenden Daten schließlich einer digitalen Hochtastung auf eine insgesamt sechsfache Überabtastung unterzogen. Damit kann schlussendlich auch die Abweichung der Taktfrequenz der eingesetzten Automotive Ethernet Module in Bezug auf den Referenztakt des FPGA berechnet werden. Nach der Entzerrung und Taktrückgewinnung werden die Entscheiderschwellen gesetzt. Zur anschließenden Decodierung der entschiedenen Symbole müssen grundsätzlich alle Methoden, die auf der Sendeseite zur Übertragung der Bits angewendet werden, rückgängig gemacht werden. Dies umfasst im Wesentlichen eine Abbildung von der Symbol- auf die Bitebene sowie ein Descrambling der Bits. Anschließend können einzelne Ethernet Rahmen decodiert werden. Das MATLAB Skript gibt dabei die decodierten Rahmen und deren wichtigste Inhaltsfelder wie z. B. MAC- und IP-Adressen aus. Abstract The Institute of Electrical and Optical Communications Engineering at the University of Stuttgart was commissioned by an automobile manufacturer to develop a measuring device with the help of which it should be possible to monitor an Automotive Ethernet transmission path and to record and decode the data sent over it. For the measuring receiver already exists an analog front-end with a following FPGA. The work deals with the design of a MATLAB script, which is to equalize and decode the data recorded with the FPGA offl ine. For the equalization a Feed-Forward Equalizer was used, which was replaced later on by a Decision Feedback Equalizer, since the adaptation of the coeffi cients is more manageable without an exact channel model. Since the transmitting and receiving clocks are not synchronized, clock recovery is then performed by oversampling. The algorithm always selects the optimal sampling time, achieving a permanent eye opening. Since it turned out that with more sampling times, a much more precise compensation of the clock diff erence is possible, the data, which was already available with triple oversampling, was fi nally digitally upsampled to a total of six times oversampling. This enables the clock off set estimation to the FPGA for the Automotive Ethernet modules used in the measurements. After equalization and clock recovery, the decision thresholds are placed. For the subsequent decoding of the decided symbols, all methods which are used on the transmitting side to transmit the bits must be undone. This essentially involves mapping from the symbol to the bit level and descrambling the bits. Individual Ethernet frames can then be decoded. The MATLAB script returns the decoded frames and their most important content fi elds such as MAC and IP addresses. - „Implementierung einer ethernet-basierten Kommunikationsschnittstelle für ein FPGA-Messsystem“, Forschungsarbeit, Nr. 1127.
- „Aufbau eines Sensorarrays zur Materialanalyse“, Forschungsarbeit, Nr. 1113.
- „Integrated Circuit Design of Key Components of a SAR ADC in 22 nm FDSOI“, Masterarbeit, Nr. 1122.
- „Entwurf und Aufbau eines klirrarmen Sinusgenerator mit Abtast-Halte-Glied zur Amplitudenstabilisierung“, Bachelorarbeit, Nr. 1124.
Zusammenfassung
Zusammenfassung In dieser Arbeit wurde Schritt für Schritt eine Möglichkeit erarbeitet, ein Abtast-Halte-Glied zur Amplitudenstabilisierung zu realisieren und zu verwenden. Im ersten Schritt wurde die Vorgängerarbeit untersucht und simuliert, um über die Funktionsweise Kenntnisse zu erlangen. Anschließend wurde erarbeitet, welches Signal das Abtast-Halte-Glied benötigt, um das gewünschte Amplitudenmaximum zu halten und an den LED-LDR-Optokoppler weiterzugeben. Da ein Komparator mit Referenzspannung 0V genau dann schaltet, wenn die Eingangsspannung über dieser Referenzspannung liegt, wurde das um 90° verschobene Signal des Phasenschieberoszillators verwendet. Hierdurch konnten exakt die 0 Durchläufe des um 90° verschobenen Signals bzw. damit das Maximum des Ausgangssignals detektiert werden. Anschließend wurden Möglichkeiten gesucht, das entstandene Rechtecksignal des Komparators möglichst klein werden zu lassen und damit einen Impuls zu generieren, welcher die Haltephase des Abtast-Halte-Glieds auslöst. Im letzten Schritt wurde die gesamte Schaltung für den kleinstmöglichen THD-Wert abgestimmt. Zusammenfassend kann mit dieser Arbeit gezeigt werden, dass eine Amplitudenstabilisierung mit Abtast-Halte-Glied einen wesentlichen Beitrag dazu leistet, die THD-Werte weiter zu senken. Durch die Schaltung mit Abtast-Halte-Glied konnte eine Verbesserung zur Vorgängerarbeit mit EWG-Optokoppler vom Faktor 15 erzielt werden. Außerdem wurde das Frequenzspektrum, in der die Schaltung verlässlich betrieben werden kann, erhöht. Im Vergleich zu handelsüblichen Sinusgeneratoren, welche unteranderem in der Universität Stuttgart verwendet werden, konnte eine Verbesserung vom Faktor 70 erzielt werden. Abstract This thesis deals with the concept and development of a sinewave generator with a sample and hold circuit. The initial concept of the described sinewave oscillator was developed within a previous thesis. The method for stabilizing the amplitude of the oscillator represents the differencing factor between both theses. Comparing the values of both circuits with an identical setup it can be assumed that the variation with the sample and hold circuit provides a 15 times better THD-value. Summarising the above, it can be said that the sample and hold circuit is the better alternative to stabilize the amplitude of an oscillator. - „Elektro-Optischer Zweimoden-Modulator Basierend auf Plasmonischer Wellenführung“, Forschungsarbeit, Nr. 1109.
Zusammenfassung
In dieser Arbeit wird der Querschnitt eines Metall-Insulator-Metall Plasmonen-Wellenleiters untersucht. Dabei wird gezeigt, welche Moden in der gegebenen Struktur vorhanden sind und wie sich die Verluste, TE-Artigkeit, sowie der Füllfaktor bei Variation der Slothöhe und -weite verhält. Desweiteren werden die oben genannten Eigenschaften für verschiedene Elektrodenmaterialien untersucht. - „Transfer und Anpassung einer integrierten Multiplexer-Struktur mit Alterungs-Sensoren und Überarbeitung des Auswertekonzeptes“, Forschungsarbeit, Nr. 1120.
Zusammenfassung
Zusammenfassung Die Alterung von integrierten Schaltungen, verursacht durch Ermüdungseffekte, stellt eine Herausforderung in der Automobil-Elektronik dar. Eine Multiplexer-Struktur mit Elementen zum Messen von Alterungseffekten wird untersucht, um damit die Degradation zu überwachen und so die Lebensdauer und Zuverlässigkeit zu steigern. Die Schaltung wird an die verwendete Technologie angepasst und auf ihre Funktion getestet. Weiterhin werden drei verschiedene Auswertekonzepte zum Messen der Spannungen an gealterten Transistoren entworfen und ihre Vor- und Nachteile betrachtet. Diese sind einpoliges Messen an Drain- und Source-Anschluss, differentielles Messen an einem Monitor und differentiell zu einem Referenzelement pro Anschluss. In dieser Reihenfolge weisen die Konzepte jeweils einen kleineren werdenden Messbereich mit höherer Genauigkeit auf, der jedoch mit einem jeweils reduzierterem Informationsgehalt der Messung einher geht. Zur Digitalisierung der Messwerte wird ein Delta-Sigma-AD-Umsetzer verwendet und dessen Abweichung mit einem Offset-, Verstärkungs-, Rest- und Rauschfehler modelliert. Die Messgenauigkeit wird für alle relevanten Kombinationen von Messkonzepten und Eingangsspannungsbereichen berechnet. Die geforderte Präzision von 500 µV kann immer eingehalten werden. Meist kann diese sogar mit einer sehr hohen Genauigkeit von unter 200 µV übertroffen werden. Abstract Aging of integrated circuits caused by degradation effects is a challenge for automotive electronics. A multiplexer structure with elements for measuring aging effects is being investigated in order to monitor degradation and thus increase lifetime and reliability. The circuit is adapted to the used technology and tested for its function. Furthermore, three different evaluation concepts for measuring the voltages on aged transistors are designed and their advantages and disadvantages are evaluated. These are singlepole measurement at drain and source terminals, differential measurement at a monitor and differentially to a reference element per terminal. In this order the concepts show a decreasing measuring range with higher accuracy, which, in turn, is accompanied by a reduced information content of the measurement in each case. For digitization of the measurements a delta-sigma-AD-converter is used and its error is modeled with an offset, gain, residual and noise error. The measurement accuracy is calculated for all relevant combinations of measurement concepts and input voltage ranges. The required precision of 500 µV can always be met. In most cases, this can even be exceeded with a very high accuracy of less than 200 µV. - „Entwurf einer Transferschaltung für ein analoges dynamisches multi-bit Speicherkonzept“, Masterarbeit, Nr. 1128.
- „Integrierter Schaltungsentwurf eines Transkonduktanzverstärkers zur Verbindung analoger Neuronen“, Bachelorarbeit, Nr. 1126.
- „Charakterisierung optischer Verluste von Siliziumnitrid-Wellenleitern im sichtbaren Spektralbereich“, Masterarbeit, Nr. 1129.
Zusammenfassung
Diese Arbeit untersucht Charakteristika optischer Verluste anhand der Siliziumnitrid-Wellenleiter zweier verschiedener, vom Institut für Mikroelektronik Stuttgart (IMS Chips) hergestellter Chips. Es wurde ein mathematisches Modell vorgestellt, mit dem sich Streuverluste in geraden Wellenleitern beschreiben und simulieren lassen. Unter Verwendung der für Chips angepassten Cut-Back-Methode wurden Messungen für die Wellenlängen 488 nm, 532 nm und 870 nm durchgeführt. This thesis investigates characteristics of optical losses using the silicon nitride waveguides of two different chips manufactured by the Institut für Mikroelektronik Stuttgart (IMS Chips). A mathematical model was presented that can be used to describe and simulate scattering losses. Using the cut-back method adapted for chips, measurements were carried out for the wavelengths 488 nm, 532 nm and 870 nm.
2021
- „Design und Charakterisierung von hocheffizienten und breitbandigen optischen Glasfaser-Chip-Schnittstellen“, Bachelorarbeit, Nr. 1100.
Zusammenfassung
Kurzfassung Die optische Signalübertragung über Glasfasern ist essentiell für die globale Telekommunikation. Da die Signalverarbeitung jedoch meist elektrisch erfolgt, werden elektrische und optische Komponenten auf einem Chip integriert. Deshalb ist es notwendig, das optische Signal von der Glasfaser in den Mikrochip einzukoppeln. In dieser Bachelorarbeit wird die Methode der Glasfaser-Chip-Kopplung mittels eines Gitterkopplers mit der Feldsimulationssoftware CAMFR untersucht. Das Hauptziel ist dabei, eine möglichst große 1dB-Bandbreite mit einer hohen Kopplungseffizienz zu kombinieren. Dafür wird der Ansatz der senkrechten Faserzuführung aufgegriffen und ein Kopplungssystem aus einem Gitterkoppler, einem MultimodenInterferometer sowie einem 180°-Phasenschieber entworfen. Dieses System erreicht eine bemerkenswert hohe 1dB-Bandbreite von 92 nm bei einer gleichzeitig hohen maximalen Kopplungseffizienz von -1,07 dB. Eine etwas breitbandigere Auslegung erreicht die Werte 95 nm 1dB-Bandbreite bei einer maximalen Kopplungseffizienz von -1,36 dB. Für eine Lab-on-Chip-Anwendung wird ein Gitterkoppler mit senkrechter, rückseitiger Faserzuführung untersucht. Die so erzeugte lokale Separation der Chipoberfläche von der Faser-Chip-Schnittstelle erleichtert das Aufbringen von Analyten, da die Kopplung davon unbeeinflusst bleibt. In diesem Zusammenhang wird ein hocheffizienter Gitterkoppler mit einer maximalen Kopplungseffizienz von -0,33 dB entworfen. Abstract Optical signal transmission via glass fibers is essential for global telecommunications. Because signal processing is mainly electrical, optical and electrical components are integrated on one chip. Therefore it is necessary to couple the optical signal from the glass fiber into the microchip. In this bachelor thesis the method of fiber-chip coupling by means of a grating coupler is developed by using the field simulation software CAMFR. The main goal is to combine the largest possible 1dB-bandwidth with a high coupling efficiency. For this purpose the approach of vertical fiber feed is taken up, and a coupling system consisting of a grating coupler, a multimode interferometer and a 180° phase shifter is designed. This system achieves a remarkably high 1dB-bandwitdth of 92 nm with a simultaneously high maximum coupling efficiency of -1.07 dB. A more broadband design achieves the values 95 nm 1dB-bandwidth with a maximum coupling efficiency of -1.36 dB. For a lab-on-chip-application, a grating coupler with a vertical, rear fiber feed is also investigated. The local separation of the chip surface from the fiber-chip-interface produced in this way, facilitates the application of analytes, since the coupling remains unaffected. For this case a highly efficient grating coupler is found with a maximum coupling efficiency of -0.33 dB. - „Analyse und Weiterentwicklung eines Pulsgenerators für künstliche neuronale Netze“.
Zusammenfassung
Diese Arbeit befasst sich mit einem energieeffizienten Pulsgenerator für die Nutzung in analogen neuronalen Netzen. Hierzu wurden ein digitaler und ein analoger Ansatz untersucht, wobei der digitale Ansatz zwar Stärken bezüglich der Robustheit gegenüber Prozessschwankungen besitzt, jedoch das Energieaufnahmeziel verfehlt. Der analoge Pulsgenerator hingegen arbeitet mit einer durchschnittlichen Energieaufnahme von lediglich 1,29 fJ sehr energieeffizient, besitzt allerdings Nachteile bei der Robustheit gegenüber Schwankungen. Es wird gezeigt, wie diese kompensiert werden können und welche Grenzen hierbei auftreten. This thesis deals with an energy-efficient pulse generator for use in analog neural networks. For this purpose, a digital and an analog approach were investigated, whereby the digital approach has strengths in terms of robustness against process fluctuations, but fails to meet the energy consumption target. The analog pulse generator, on the other hand, works very energy-efficiently with an average energy consumption of only 1.29 fJ, but has disadvantages in terms of robustness against fluctuations. It is shown how these can be compensated and which limits arise. - „Zeitbasierte Eingangsstufe für ladungsbasierte Sensorsysteme“.
Zusammenfassung
Die Delta-Sigma-Modulation (M) hat im Bereich der Analog-Digital (A/D) und Digital-Analog (D/A)-Umsetzer einen großen Stellenwert. In dieser Arbeit wird der Delta-Sigma Modulator für ADUs beschrieben. Fundament der Arbeit ist die theoretische Betrachtung des klassischen Delta-Sigma-Modulators. Bei der klassischen analoge Eingangsstufen muss der Eingangsverstärker dem A/D-Umsetzer einen großen Signalpegel mit geringer Verzerrung zu Verfügung stellen. Das heißt, dass der A/D-Umsetzer das Eingangssignal als Spannung konvertiert. In dieser Arbeit wird eine Schaltung entwickelt, mit der kleine Stromeingangssignal umsetzt werden können, so dass der ADU eine kleine Rauschleistung aufweisen muss. Diese Arbeit zeigt die grundlegende Funktion der zeitbasierten Eingangsstufe für Ladungssignale mit Delta-Sigma Modulator. Das Ergebnis zeigt, dass die grundlegende Funktion der zeitbasierten Eingangsstufe für ladungsbasierte Sensorsysteme mit Delta-Sigma Modulator erreicht wurde. Zu den Simulationsergebnissen wird die Funktion für kleine Eingangsströme gezeigt. Delta-sigma modulation is of great importance in the eld of analog to digital (A/D) and digital to analog (D/A) converters. This work describes the delta sigma modulator for analog to digital converter. The foundation of the work is the theoretical consideration of the classic delta-sigma-modulation. In the classic analog input stages, the input amplier must provide the A/D converter with a large signal level with low distortion. This means that the A/D converter converts the input signal as a voltage. In this work, a circuit is developed with which small current input signal can be implemented, so that the ADU must have a small noise power. This work shows the basic function of the time-based input stage for charge signals with Delta-Sigma Modulator. The result shows that the basic function of the time-based input stage for chargebased sensor systems with Delta-Sigma Modulator has been achieved. The function for small input currents is shown for the simulation results. - „Implementierung und Weiterentwicklung eines laufzeiteffizienten Systemmodells in Python/Tensorflow für ein analoges Neuron“, Masterarbeit, Nr. xxxx.
Zusammenfassung
Zusammenfassung Diese Arbeit befasst sich mit der Weiterentwicklung eines Modells eines hardwarespezifischen analogen Neurons und der Integration dieses Modells in eine TensorFlow Bibliothek. Zuerst wurde die Modellgenauigkeit verbessert, indem die die abschnittsweise geltenden Differentialgleichungen ohne Vereinfachung gelöst werden. Das Modell des analogen Neurons wurde entsprechend erweitert, sodass eine komplette Neuronale Schicht berechnet werden kann. Anschlieÿend erfolgte die Validierung des entworfenen Modells eines Layers bezüglich der Laufzeiteffizienz. Zuletzt wurde ein Faltungsnetz zur Klassifizierung vom Bildern anhand der hardwarespezischen Modelle der Schichten aufgebaut und trainiert. Abstract This work deals with the further development of a model of a hardware-specific analogue neuron and the integration of this model into a TensorFlow library. First, the model accuracy was improved by solving the section-wise DGLs without simplication. The model of the analogue neuron was extended accordingly so that a complete neural layer can be calculated. Subsequently, the validation of the designed model of a layer with respect to the running time efficiency was carried out. Finally, a convolutional network was built and trained to classify images based on the hardware-specic models of the layers. - „Entwicklung einer mehrkanaligen Ansteuerung für thermooptische Phasenschieber“, Bachelorarbeit, Nr. xxxx.
Zusammenfassung
The objective of this thesis was to create the hard- and software necessary for testing a tunable optical fi lter for channel routing designed at the Institute of Electrical and Optical Communications Engineering at the University of Stuttgart (INT). A multichannel current source with 16 channels to control the thermooptic phase shifters implemented on the chip was built. The hardware layout was designed such that it can be easily adapted for various demands in future experiments. For uncomplicated ’plug-and-play’ use a graphical user interface was programmed that allows to set the output current of each channel. To optimize the performance of the tunable filters, MATLAB scripts were written that determine the optimal output currents for individual or multiple channels to achieve maximal optical power transmission at a specific wavelength. Ziel dieser Arbeit war es die notwendig Hard- und Software zu erstellen um einen einstellbaren optischen Filter zur Kanalselektion zu testen, welcher am Institut für Elektrische und Optische Nachrichtentechnik der Universität Stuttgart entwickelt wurde. Eine mehrkanalige Stromquelle mit 16 Kanälen wurde konstruiert um die thermooptischen Phasenschieber dieses Filters anzusteuern. Das Design der Hardware ermöglicht die einfache Anpassung an zukünftige experimentelle Anforderungen. Zur einfachen ’plug-and-play’ Anwendung wurde eine grafische Benutzeroberfläche programmiert, über die die Ströme der einzelnen Kanäle festgelegt werden können. Um die Charakteristik der Filter zu optimieren wurden MATLAB-Skripte geschrieben, welche die optimalen Ausgangsströme für einen oder mehrere Kanäle bestimmen um maximale optische Transmission bei einer bestimmten Wellenlänge zu erzielen. - „Einstufiger analoger 4-zu-1 Multiplexer für 200 GBd-Signale in Bipolartechnik“, Bachelorarbeit, Nr. 1096.
Zusammenfassung
In dieser Arbeit wurde ein Kern für einen einstufigen analogen 4-zu-1 Multiplexer (AMUX) für differentielle Ein- und Ausgangssignale auf Schaltplanebene entwickelt. Der verwendete Ansatz basiert auf schaltbaren Differenzverstärkern, deren Fußpunktstrom durch einen Taktschalter unterhalb des Differenzverstärkers ein- und ausgeschaltet wird. Für diese Schaltung wurde die optimale Dimensionierung der Transistorgrößen, der Effekt von zusätzlichen Takttransistoren zur schnellen Abschaltung des Differenzverstärkers und Linearisierungsmöglichkeiten untersucht. Zudem wurde die Fußpunktstromquelle als Stromspiegel entworfen und die Dimensionierung auf die Verwendung mit dem Kern optimiert. Ein Ausgangsverstärker als Transimpedanzverstärker wurde so dimensioniert, dass die Schaltung an ein differentielles 100-Ohm-System angeschlossen werden kann. Dabei ist die Verwendung eines Bias-T am Ausgang zum Einspeisen eines Gleichstroms optional. Die Strom- und Biasspannungsquellen für den Ausgangsverstärker wurden entworfen und ein Kompromiss aus Bauteilanzahl und optimaler Arbeitspunkteinstellung gefunden. Um die Leistungsfähigkeit der Schaltung zu demonstrieren, wurden Augendiagramme für Signale mit vierwertiger Pulsamplitudenmodulation (PAM-4) bei einer Ausgangsrate von 200 GSps simuliert. Dabei sind offene Augen zu sehen. Die 3-dB-Bandbreite eines einzelnen yearnpfads beträgt bis zu 207 GHz. Zudem wurde die statische Kennlinie für einen yearnpfad ermittelt. Abgerundet wird die Charakterisierung durch die Simulation von dynamischen Kenngrößen. Daraus lässt sich eine sinc-korrigierte Bandbreite von 90 GHz bis über 100 GHz im Schaltbetrieb ableiten und in weiteren Arbeiten zu untersuchende Effekte einer Vorverzerrung der Eingangssignale bewerten. Die effektive Auflösung des AMUX beträgt über 2,8 Bit im Bereich leichter Kompression und über 4,6 Bit im linearen Bereich. A 4-to-1 analog-multiplexer (AMUX) core is presented on schematic-level. It features both differential input and output terminals. The approach uses clock transistors underneath a differential amplifier. During the design process, scaling of transistor dimensions, the use of additional phase-adjusted clock transistors for fast switch off and linearity were evaluated. A current source for the AMUX-core was developed and adapted. The output buffer amp is a linear transimpedance amplifier. It was designed for directly driving a differential 100 Ohm-system. Use of a bias-tee for feeding DC to the output is optional. Current sources and bias voltage generation for the buffer amplifier were developed to meet both low component count and proper biasing of the circuit. To emphasize circuit capabilities, pulse-amplitude modulated signals with four amplitude levels (PAM-4) signals at 200 GSps output rate were simulated showing open eyes. To evaluate single data-path performance, one path was selected using a static clock-signal pattern. Using the above-1 GHz gain as a reference, a 3 dB bandwidth of 207 GHz was obtained. Static and dynamic characteristics were evaluated and spectrum meausrements are presented. The AMUX features a dynamic bandwidth of 70 GHz and further measures like pre-distortion of input signals can be examined in proceeding studies. The AMUX reaches an effective resolution of 2,8 bit and beyond for operation into compression limits and more than 4,6 bit in the linear range. - „Untersuchung und Optimierung von Elektroden in Silizium-organisch-hybriden Mach-Zehnder-Modulatoren“, Bachelorarbeit, Nr. 1099.
Zusammenfassung
Zusammenfassung Silizium-organisch-hybride (SOH) Mach-Zehnder Modulatoren (MZM) erlauben hohe yearnraten bei einer hohen Modulationseffizienz durch verwendete Schlitz- wellenleiter zur optischen Wellenführung. Um von dieser vielversprechenden Tech- nologie auch Gebrauch machen zu können, erfordert es einer Untersuchung und Optimierung dieser Strukturen. Dabei ist die Modellierung dieser Strukturen in Si- mulationswerkzeugen zeitintensiv und ressourcenaufwändig. Die vorliegende Arbeit beschäftigt sich deshalb mit einer analytischen und zeiteffizienten Untersuchung und Optimierung in einem entwickelten Schaltplanmodell. Als Vergleich wird die Un- tersuchung in einer 3D-Simulationsumgebung herangezogen. Erst wird die zugrunde liegende Struktur des SOH-MZM analysiert. Mit den erwor- benen Kenntnissen wird anschließend ein analytisches Schaltplanmodell für die Struktur aufgestellt. Dabei werden zwei neuartige Konzepte entwickelt: Das Hybrid- Modell wird schrittweise eingeführt und zur Modellierung der Elektrodenstruktur des SOH-MZM angewandt. Weiterhin wird zur Modellierung von Streufeldern im Schlitz- wellenleiter die Additive Methode vorgestellt, womit eine gezielte Erfassung der Streukapazitäten möglich ist. Anschließend wird in einer 3D-Simulationsumgebung das elektro-optische Verhalten des SOH-MZM simuliert. Mit diesen Ergebnissen wird das Schaltplanmodell auf dessen Richtigkeit validiert. Dazu wird ein Vergleich der Resultate bei der Ermittlung der Phasenübertragungsfunktion des SOH-MZM herangezogen. Abschließend wird mit dem evaluierten Schaltplanmodell die Bandbreite des Modulators optimiert. Dahingehend wird ein Optimierungsverfahren bezüglich des Dotierprofils der Silizium-Wellenleiterstrukturen vorgestellt. Exemplarisch wird zur Erreichung einer Bandbreitenerhöhung von 6 GHz ein optimales Dotierprofil erarbeitet und diskutiert. Abstract Silicon-organic-hybrid Mach-Zehnder-modulators (SOH-MZM) enable high bandwidths at high modulation efficiencies by using a slot-waveguide. A modelling of these promising structures however presents a time and resource consuming approach. Following analysis on SOH-MZM with slot-waveguides offers a solution to a time and resource efficient method to investigate and optimize SOH-MZM through an analytical circuit model. Results are compared with a 3D simulation software. In a first step, the circuit model is developed based on the physics of the SOH-MZM. A proposed Hybrid-Model characterizes accurately the electrodes of the SOH-MZM. Regarding the modelling of the optical waveguide structure, an invented Additive Methode accounts precisely for the fringing fields to calculate the capacitance. Furthermore, the SOH-MZM is modelled in a 3D simulation software to valiyear the proposed circuit model and methods, achieved by a comparison of the phase transfer function calculated analytically and simulatively. Following this comparison, the evaluated analytical circuit model is used to perform an optimization of the bandwidth of the used SOH-MZM. Thus, an optimization process is proposed for the doping profile of the slot-waveguide. As an example, the process to increase the bandwidth by 6 GHz by using an optimized doping profile is discussed. - „Entwurf eines Ausgangsnetzwerks für einen breitbandigen linearen Verstärker“.
Zusammenfassung
Diese Forschungsarbeit behandelt magnetisch gekoppelte integrierte Strukturen mithilfe de-rer aus einem einphasigen Takt ein Vierphasentakt erzeugt wird. Die hierfür verwendeten und in dieser Arbeit untersuchten, Strukturen sind ein Balun und ein differenzieller Quadraturkoppler. Als erstes werden Baluns in der SG13G3-Technologie des IHP simuliert, um zu untersuchen, welchen Einfluss diverse geometrische Veränderungen, sowie verschiedene Masseschirme, auf das Verhalten dieser Strukturen haben. Aufbauend auf diesen Erkenntnissen wird ein Balun und ein Quadraturkoppler für die Zielfrequenz von 50 GHz entworfen. Der gewählte Balun weist eine Phasendifferenz von 0,19 ° auf und eine Amplitudendifferenz von 0,012 dB. Die differenziellen Ausgänge des Quadraturkopplers erzielen eine Amplitu-dendifferenz von 0,842 dB und eine Phasendifferenz von 1,40 °. Beide Strukturen in Reihe liefern eine Amplitudendifferenz von 0,779 dB und eine Phasendifferenz von 1,46 ° als Ergebnis. The given research thesis deals with magnetically coupled integrated structures, which are used to generate a quadrature clock signal from a unipolar clock signal. The used and therefor investigated structures in this thesis are a balun and a differential quadrature coupler. For this purpose, Baluns are simulated in IHP's SG13G3-technology to facilitate the inves-tigation of the influence of diverse geometric changes and different ground shields on the performance of the structures. The outcomes serve as input to the design and of a Balun and Quadrature Coupler targeted at the frequency of 50 GHz. The proposed Balun has a phase imbalance of 0.19 °, with an amplitude imbalance of 0.012 dB. The differential outputs of the quadrature coupler reach an amplitude imbalance of 0.842 dB, with the phase imbalance being 1.40 °. Both structures connected in series yield an amplitude imbalance of 0.779 dB and a phase imbalance of 1.46 ° as a result. - „Umsetzung eines Delta-Sigma-Algorithmus auf einem FPGA für die Mobilfunkkommunikation“.
- „Implementierung eines digitalen Pulsgenerators mit mehreren synchronen Kanälen für Echtzeitanwendungen auf Basis von Einplatinen-Hardware“.
- „Integrierter Entwurf einer Optoelektronischen Eingangsschaltung für einen Empfänger in Glasfasernetzwerken“, Masterarbeit.
Zusammenfassung
Optoelektronische Empfänger dienen dazu, eingehende optische in elektronische, digitale Signale umzuwandeln. Bislang sind dabei die elektronischen und photonischen Komponenten des Empfängers voneinander getrennt. Bei deren Verbindung, z.B. mit Bonddrähten, entstehen Verluste, die zu einer Reduzierung der empfangbaren Datenraten führen. In dieser Arbeit wurde deshalb mithilfe von Simulationen ein Ansatz untersucht, der alle Komponenten einer Empfänger-Eingangsstufe auf einemChip monolithisch integriert. Parasitäre Effekte aus dem Layout wurden nicht berücksichtigt. Die entworfene Eingangsstufe enthält einen Demultiplexer mit zeitverschachtelten Abtastschaltungen, welche zunächst in der verwendeten elektronisch-photonischen Prozesstechnologie entworfen wurden. Durch Anpassungen an dieser Schaltung konnte im Vergleich zu vorherigen Entwürfen ein Signal-Übersprechen unterbunden und der Abtastvorgang verbessert werden. Die resultierende Schaltung kann Spannungssignale mit 100GS/s abtasten, bei einer effektiven Auflösung von 6b bis zur Frequenz f = 70GHz. Die 3dB-Bandbreite der Schaltung beträgt ca. 50GHz. Zur Integration der Photodiode wurde ein Verstärker basierend auf einem Stromspiegel entwickelt und dieser mit einem publizierten Transimpedanzverstärker verglichen. Verstärkung und 3dB-Bandbreite liegen bei 29dB und 40GHz für den Stromspiegel-Verstärker bzw. bei 27dB und 52GHz für den Transimpedanzverstärker. Der Stromspiegel-Verstärker weist außerdem ein höheres Rauschen, größere nichtlineare Verzerrungen und eine größere Leistungsaufnahme als der Transimpedanzverstärker auf. Abschließend wurde die gesamte optoelektronische Eingangsstufe bestehend aus zwei Photodioden, Verstärker, Demultiplexer, Abtastschaltungen und Treibern untersucht. Mit dieser Schaltung lassen sich optische Signale mit 100GS/s und einer effektiven Auflösung von 4b bis 30GHz (Transimpedanzverstärker-Realisierung) bzw. 3,5b bis 24GHz (Stromspiegel-Verstärker-Realisierung) abtasten. Leistungsaufnahme und 3dB-Bandbreite betragen dabei 651mW und 40GHz bzw. 822mW und 24GHz. Zusätzlich wurde die Detektion von optischen, amplitudenmodulierten Signalen untersucht. Dabei wurde die Detektion von 100GBaud NRZ- und 50GBaud PAM4-Signale gezeigt, was einer Datenrate von jeweils 100Gb/s entspricht. Die Schaltung könnte deshalb potentiell in zukünftigen Transceivern in Rechenzentren eingesetzt werden. - „Weiterentwicklung einer hardwarespezifischen Weiterentwicklung einer hardwarespezifischen KI-Bibliothek in Tensorflow für analoge künstliche neuronale Netze“, Bachelorarbeit, Nr. xxxx.
Zusammenfassung
Diese Arbeit befasst sich mit den Hardwarebeschränkungen eines hardwarespezischen analogen neuronalen Netzes. Für eine möglichst genaue Abbildung der Hardware, eines analogen neuronalen Layers in ein Softwaremodell, wurde hierfür zunächst die KI-Bibliothek in Tensorflow erweitert. Auf die Hardware angepasste Convolutional und Max-Pooling Layer ermöglichen eine genaue Untersuchung des Vanishing Gradients in Bezug auf die einwirkenden physikalischen Größen. Diese wurden in einem physikalisch sinnvollen Bereich variiert, um den Gradienten zu vergrößern und das Training zu verbessern. Abhilfe bei besonders tiefen neuronalen Netzen wurde durch die in Software implementierten Skip-Connections geschaffen. Abschließend wurde der signikante Einfluss eines ausreichenden Dynamikumfangs der quantisierten Gewichte gezeigt. This work deals with the hardware limitations of an analog neural network. For an exact simulation, the AI library in Tensorflow was extended first. Convolutional and max-pooling layers adapted to the hardware allow a precise investigation of the vanishing gradient with respect to the acting physical quantities. These were varied in a physically reasonable range to increase the gradient and improve training. Remedies for particularly deep neural networks were provided by skip connections implemented in software. Finally, the signicant influence of a sufficient dynamic range of the quantized weights was shown. - „Chip-integrierte photonische Systeme zur Polarisations-Modulation und Analyse von Licht“.
- „Circuit Design of Key Components for an Analog-to-Digital Converter in Optical Communications“.
Zusammenfassung
Advancing technology and mass usage of the internet-based/cloud-based services have led to increase in demand for the high-speed networks. The optical communication systems have evolved over the decades to be able to meet the demands of the highspeed networks. The optical receivers, which are an important part of the optical systems, are designed for high speed data transmission. They consist of parallelized ADCs, photodiodes, transimpedance amplifier and digital signal processor. The parallelized ADCs are the time interleaved ADC, which contains many ADC cores to reduce requirement for sampling clock and analog bandwidth. This work is based on design and implementation of a 40 GS/s pipeline ADC with resolution of 6 bits. This ADC will be part of a time interleaved ADC with a sampling rate of 160 GS/s. The aim is to reach network speed of 1 Tb/s on a single wavelength in an optical receiver for high-speed data links. For the design of this ADC, the medium resolution pipeline converter is implemented in the stages with 3-bit flash converters. The key components, such as comparators and encoders for the flash ADCs are designed using CML differential logic. The design is verified by simulations in time and frequency domain. Also, the power and area of the ADC is estimated. - „Implementierung eines elektrooptischen Messplatzes zur Charakterisierung von Mach-Zehnder-Modulatoren““.
- „Elektro-Optischer Zweimoden-Modulator basierend auf plasmonischer Wellenführung“.
- „Entwurf eines Quadraturtakt-Systems“, Bachelorarbeit, Nr. xxxx.
Zusammenfassung
Zusammenfassung Diese Bachelorarbeit beschäftigt sich mit dem Entwurf und der Untersuchung von verschiedenen bereits bekannten Schaltungs-Topologien für Baluns. Ziel der Arbeit ist es, eine geeignete Schaltung für den Balun zu nden und daraufhin mithilfe eines Quadraturkopplers ein Quadraturtaktsystem als Taktgeber für einen 4-zu-1 analogen Multiplexer (AMUX) mit der Zielfrequenz f=50GHz zu entwerfen. Unter den untersuchten Baluns bendet sich ein passiver Balun, sowie vier aktive Schaltungen, darunter basieren zwei Topologien auf Dierenzverstärkern und zwei auf unipolaren Verstärkerstufen. Dabei hebt sich der passive Balun vor allem durch sehr gute Linearität hervor. Ein aktiver Balun, bestehend aus Basisschaltung und Emitterschaltungen (CBCE), zeigt dabei eine sehr gute Verstärkung mit ca. 10,4dB. Von dem passiven Balun und von dem CBCE-Balun werden Layouts angefertigt, um später im Gesamtsystem auf einen Chip integriert werden zu können. Der passive Balun zeigt dabei eine starke Sensitivität auf Layoutänderungen. Das Layout des CBCE-Baluns muss zusätzlich erweitert werden, um funktionsfähig zu werden, und kann in seinen Eigenschaften teils noch verbessert werden. So müssen etwa noch Emitterwiderstände und ein Spannungsteiler zur Arbeitspunkteinstellung angebracht werden, als auch ein Serien-Induktivität zur besseren Anpassung am Signal-Eingang. Die Layouts der Baluns werden mit einem Quadraturkoppler in Reihe geschaltet, um das Gesamtsystem zu erhalten. Das passive System zeigt dabei nach wie vor die gute Linearität, wobei an den Ausgängen des Systems nur wenig Leistung ankommt. Das aktive System kann trotz der Verluste an den Ausgängen noch eine Verstärkung aufweisen, wobei die Signale aber stark von der Sinusförmigkeit abweichen. Abstract This bachelor thesis covers the design and analysis of different already known circuits-topologies for baluns. Purpose of this thesis is, to evaluate a fitting balun circuit, and later on, by means of a quadrature-coupler, design a quadrature clock system for a 4-to-1 analog multiplexer (AMUX) with a targeted frequency of f=50GHz. As analysed baluns, there is one passiv design, as well as four active designs, where two of them are based on dierential ampliers and the other two are based on single-stage amplifier-topologies. The passive balun shows strong results in its linearity. An active balun consisting out of a common-base and common-emitter amplifiers (CBCE) shows really good performance in amplifying with about 10,4dB. The passive balun and the CBCE-balun are getting designed as layout, to be ready to later get, together with the complete system, integrated on a chip. In doing so the passive balun shows a strong sensitivity on changes on the layout. The layout of the CBCE-balun gets extended by emitter-resistors and voltage divider for operating point adjustment and can be improved by adding a serial-inductor on its signal-input. A quadrature coupler gets attached to the balun-layouts, to receive the complete quadrature clock system. The passive system still shows strong results in its linearity, whereby at the four signal-outputs only little of the initial power is getting reached. The active system still shows a bit of power-gain at the outputs, where at the signal differentiates a lot form a sine-wave.
2020
- „Rauschen und Nichtidealitäten in analogen neuronalen Netzwerken und ihr Einfluss auf die Korrektklassifikationsrate: Noise and non-idealities in analog neural networks and their influence on the correct classification rate“, Masterarbeit, Nr. 1080.
Zusammenfassung
In dieser Masterarbeit wird ein analoges künstliches neuronales Netz mit seinen auftretenden Nichtidealitäten sowie dem Rauschen in Python simuliert. Die Auswirkungen der Nichtidealitäten und des Rauschens auf die Korrektklassifikationsrate wird dabei dokumentiert und diskutiert. Als Basis dient ein dreischichtiges neuronales Netz, welches anhand von verschiedenen Modifikationen zu einem analogen künstlichen neuronalen Netz erweitert wird. Zudem werden Limitierungen zur Reduzierung der Komplexität und des Energieverbrauches des analogen künstlichen neuronalen Netzes implementiert und ausgewertet. Ohne Limitierungen und Nichtidealitäten sowie ohne Rauschen erreicht die Nachbildung des analogen künstlichen neuronalen Netzes eine Korrektklassifikationsrate von 76,95 Prozent bzgl. dem Fashion MNIST yearnsatz, welcher Bilder von zu klassifizierenden Kleidungsstücken beinhaltet. Mit Limitierungen und Nichtidealitäten erreicht die Nachbildung eine Korrektklassifikationsrate von 58,11 Prozent. Schlussendlich werden die verschiedenen Skalierungen der MOSFET-Kennlinie im Hinblick auf die Korrektklassifikationsrate sowie auf die Sättigungswerte betrachtet. In this master thesis an analog artificial neural network with its non-idealities and noise is simulated in Python. The effects of the non-idealities and the noise on the correction classification rate are documented and discussed. The basis is a three-layer neural network, which is extended by various modifications to an analog artificial neural network. Furthermore, limitations to reduce the complexity and energy consumption of the analog artificial neural network are implemented and evaluated. Without limitations and non-idealities as well as without noise, the replication of the analog artificial neural network achieves a correction classification rate of 76.95 percent with respect to the Fashion MNIST data set, which contains images of clothes to be classified. With limitations and non-idealities, the replica achieves a 58.11 percent classification rate. Finally, the different scales of the MOSFET curve are considered with regard to the correction classification rate and the saturation values. - „Effiziente Schaltung zur Übertragung von Ladung zwischen Kondensatoren“, Bachelorarbeit, Nr. 1076.
Zusammenfassung
In dieser Arbeit wird eine effiziente Schaltung zur Übertragung von Ladung zwischen Kondensatoren untersucht. Zuerst werden die Funktionsweise und die Betriebsphasen der Schaltung erläutert. Zwei wesentliche Aspekte des Betriebs, nämlich der Umladevorgang zwischen den Kondensatoren und der Spannungsbereich der Transistoren, werden analysiert. Mit diesen Ergebnissen lassen sich Bedingungen für die Dimensionierung der Schaltung herleiten. Damit wird eine Schaltung für zwei unterschiedliche Transistortypen entworfen, sowie der Einfluss der Transistorweite auf die Ladungsübertragung mittels Simulation untersucht. Für die so dimensionierte Schaltung wird ein Takttreiber entworfen und dessen Auswirkungen auf die Schaltung untersucht. Zum Schluss wird der Energieverbrauch bestimmt, welcher bei durchschnittlich 34 fJ bis 132 fJ pro Übertragung liegt. - „Untersuchung von rückseitenbasierten optischen Glasfaser-chip-Schnittstellen“.
- „Charakterisierung von Raman- und Fluoreszenz-Effekten in Chip-integrierten Wellenleitern“.
- „Optische Bauelemente für die spektrale Signalanalyse in der Silizium-auf-Isolator-Plattform“.
Zusammenfassung
In dieser Arbeit werden fünf geeignete AWG-Layouts mit Sternkopplern entworfen, die für das ITU-Grid geeignet sind. Anhand der optimierten Geometrien der jeweiligen AWG-Layouts können Zusatzverluste von 1,323 dB bis 2,039 dB erreicht werden. Das Übersprechen beträgt jeweils ca. -35 dB bis ca. -40 dB. Die stimmbaren AWG-Designs für die Kanal-Selektion werden mit spezischen eingestellten Phasenschiebern realisiert. Mit einer spezischen Kombination der Phasenverschiebungen können 100\% der gesamten Leistung bei bei einer beliebigen Wellenlänge theoretisch geschaltet werden kann. Mit einer Genauigkeit der Phaseneinstellung von 0,2 kann die höchst erreichbare Effizienz bis zu 97\% betragen. In this thesis, ve suitable AWG layouts with star couplers are designed that are suitable for the ITU grid. Based on the optimized geometries of the respective AWG layouts, the additional losses of 1.323 to 2.039 dB can be achieved. The Crosstalk is from approx. -35 dB to approx. -40 dB in each case. The tunable AWG designs for channel selection are made with specic set phase shifter realized. With a specic combination of Phase shifts 100\% of the total power when at any wavelength can be guided. With a phase setting accuracy of 0.2 the highest achievable eciency of up to 97\% can be achieved. - „Untersuchung und Design magnetisch gekoppelter integrierter Strukturen“.
Zusammenfassung
Diese Forschungsarbeit behandelt magnetisch gekoppelte integrierte Strukturen mithilfe de-rer aus einem einphasigen Takt ein Vierphasentakt erzeugt wird. Die hierfür verwendeten und in dieser Arbeit untersuchten, Strukturen sind ein Balun und ein differenzieller Quadraturkoppler. Als erstes werden Baluns in der SG13G3-Technologie des IHP simuliert, um zu untersuchen, welchen Einfluss diverse geometrische Veränderungen, sowie verschiedene Masseschirme, auf das Verhalten dieser Strukturen haben. Aufbauend auf diesen Erkenntnissen wird ein Balun und ein Quadraturkoppler für die Zielfrequenz von 50 GHz entworfen. Der gewählte Balun weist eine Phasendifferenz von 0,19 ° auf und eine Amplitudendifferenz von 0,012 dB. Die differenziellen Ausgänge des Quadraturkopplers erzielen eine Amplitu-dendifferenz von 0,842 dB und eine Phasendifferenz von 1,40 °. Beide Strukturen in Reihe liefern eine Amplitudendifferenz von 0,779 dB und eine Phasendifferenz von 1,46 ° als Ergebnis. The given research thesis deals with magnetically coupled integrated structures, which are used to generate a quadrature clock signal from a unipolar clock signal. The used and therefor investigated structures in this thesis are a balun and a differential quadrature coupler. For this purpose, Baluns are simulated in IHP's SG13G3-technology to facilitate the inves-tigation of the influence of diverse geometric changes and different ground shields on the performance of the structures. The outcomes serve as input to the design and of a Balun and Quadrature Coupler targeted at the frequency of 50 GHz. The proposed Balun has a phase imbalance of 0.19 °, with an amplitude imbalance of 0.012 dB. The differential outputs of the quadrature coupler reach an amplitude imbalance of 0.842 dB, with the phase imbalance being 1.40 °. Both structures connected in series yield an amplitude imbalance of 0.779 dB and a phase imbalance of 1.46 ° as a result. - „Entwurf und Charakterisierung von Leiterplatten zum Aufbau eines Radar- ASICs in 22-nm-CMOS-Technologie“.
- „Entwurf und Vergleich von Schaltungen für die Taktaufbereitung“.
Zusammenfassung
Im Rahmen dieser Arbeit soll eine Quadratur-Taktkonditionierungsschaltung für den Einsatz in einem analogen 4-zu-1 Multiplexer entwickelt werden. Da der Vier-Phasen-Takt, der bspw. aus einem Quadratur-Koppler erzeugt wird, Fehler in der Phasenlage, im Tastverhält-nis und in der Amplitude enthalten kann, müssen diese erkannt und korrigiert werden. Die Phasenverschiebung zwischen den Signalen und ihren Tastverhältnissen soll einstellbar sein, um optimale Abtastzeitpunkte für den analogen Multiplexer zu finden. Zunächst wird eine CML (Current-Mode-Logic) -Delay-Cell mit Regenerationsstufen aufgebaut, um den Ver-zögerungsbereich einzustellen und die benötigte Bandbreite zu erreichen. Dafür kann ein Varaktor (eine Kapazitätsdiode) verwendet werden. Außerdem wird einen Tastverhältnisdetektor entwickelt, der den Tastverhältnisfehler anhand einer Offsetsteuerspannung erkennt. Für diesen wird eine Regelschleife aufgebaut, die dazu dienen soll, den Tastverhältnisfehler zu korrigieren. Danach wird ein Quadraturdetektor entworfen, der die Aufgabe hat, die Pha-senverschiebung zwischen den Signalen zu messen. Dafür wird ein Multiplizierer und ein Tiefpassfilter verwendet. Es wird eine Regelschleife an der CML-Delay-Cell angeschlossen, um die Phasenfehler auszugleichen. Unter Hinzuziehung dieser einzelnen Komponenten wird die gesamte Konditionierungsschaltung für die Korrektur der Vier-Phasen-Takt-Fehler entworfen. Abschließend wird die komplette Schaltung getestet und eine Simulation durch-geführt. Dabei kann gezeigt werden, dass die Schaltung funktioniert und Fehler in Amplitude, Phase und Tastverhältnis der Taktsignale stark reduziert werden können. In this work the quadrature clock conditioning circuit is to be developed for use in an analog 4-to-1 multiplexer. As the four-phase clock, which is generated, for example, from a quad-rature coupler, can possibly contain errors in the phase position, in the duty cycle, and in the amplitude, these errors must be detected and corrected. The phase shift between the signals and their duty cycle should be adjustable in achieve optimal sampling instants for the analog multiplexer. First, a CML (Current-Mode-Logic) delay cell with regeneration stages is set up to establish the delay range and achieve the required bandwidth. A varactor (capacitance diode) can be used for this process. A duty cycle detector is also being developed which detects the duty cycle error using an offset control voltage. A control loop is set up for this to correct the duty cycle error. A quadrature detector is subsequently designed, which has the task of measuring the phase shift between the signals. A multiplier and a low pass filter are used for this. A control loop is connected to the CML delay cell to compensate for the phase errors. The entire conditioning circuit for the correction of the four-phase clock errors is designed from these individual components. Finally, the complete circuit is tested and the simulation is conducted. The results indicate that the circuit works and errors in the ampli-tude, phase and duty cycle of the clock signals are significantly reduced. - „Optimierung integrierter optischer Bauelemente für die on-chip-Sensorik“, Nr. 1074.
Zusammenfassung
Ein Gitterkoppler dient als eine Schnittstelle zwischen einer optischen Glasfaser und einem integrierten Wellenleiter. Die wellenlängenabhängigen Winkeländerungen der austretenden Strahlung limitieren jedoch die Bandbreite einer effizienten Kopplung. Diese Arbeit beschäftigt sich mit der Optimierung solcher Gitterkoppler, die in der Silizium-auf-Isolator-Materialplattform umgesetzt sind. Durch das Hinzufügen zusätzlicher Strukturen wirken Beugungs- und Dispersionseffekte der ungewollten Winkeländerung entgegen. Eine Erhöhung der Bandbreite wird erzielt. So sorgt ein weiteres Gitter über dem verwendeten Gitterkoppler zu einer simulativen Erhöhung von 42 nm auf 78 nm der 1-dB-Bandbreite, ohne dass dies zu einem signifikanten Einbruch der Kopplungseffizienz führt. Durch diese Methode sind breitbandige und zugleich hocheffiziente Gitterkoppler realisierbar. Das zweite Themenfeld dieser Arbeit handelt von dem Entwurf verschiedener Filtersysteme für die On-Chip-Raman-Spektroskopie. Diese haben die Anforderung, das anregende Signal um 6 Größenordnungen zu dämpfen. Dabei sollen Signale höherer Wellenlängen, welche Informationen über die molekulare Zusammensetzung der untersuchten Substanz beinhalten, erhalten bleiben. Ein mögliches Konzept wird entwickelt, das auf einem Ringresonator basiert. Durch eine bestimmte Auslegung der enthaltenen Koppler lässt sich eine kritische Kopplung kontrollieren. So erfolgt für das Signal der zu filternden Wellenlänge eine nahezu totale Auslöschung (>100 dB), während die unerwünschten Dämpfungen in dem relevanten Wellenlängenbereich größtenteils unter 3 dB liegen. Ein weiteres Filtersystem besteht aus einem 3-dB-Koppler und zwei identischen Wellenleitergittern. Durch die wellenlängenabhängige Phasenbeziehung dämpfen die beiden Gitter die zu filternden Signalanteile in Form von Reflexionen um die geforderten 60 dB. Das Ausnutzen von Interferenzeffekten ermöglicht ein Auskoppeln der unerwünschten Reflexionen. Die Signalanteile höherer Wellenlänge passieren nahezu ungedämpft das Filtersystem. - „Aufbau eines Laserversorgungsmoduls mit Stromquelle und Temperaturregelung“, Bachelorarbeit.
Zusammenfassung
In der vorliegenden Arbeit wird der Aufbau eines Versorgungsmoduls für Halbleiterlaserdioden erklärt. Bereits existierende Schaltungsideen für die Stromquelle und das Temperaturmodul werden hierzu überarbeitet und auf die Betriebsparameter gängiger Laserdioden angepasst. Außerdem werden die Parameter für die Schnittstellen zwischen den verschiedenen Schaltungsteilen korrekt definiert. Das Strommodul besteht aus einer einstellbaren und temperaturstabilen Stromquelle, welche einen stabilen und oszillationsfreien Strom zwischen 0 mA und 100 mA liefern kann. Das Temperaturmodul besteht aus einem Thermistor zur Temperaturerfassung, einem Potentiometer zur Einstellung des Temperatursollwertes von 0 ◦C bis 80 ◦C und einem analogen Proportional-Integral-Differential Regler. Dieser regelt mit Hilfe der Differenz zwischen Temperaturistwert und Temperatursollwert das im Laser befindliche Peltierelement, dieses hält so die Temperatur der Laserdiode dauerhaft im optimalen, zuvor eingestellten, Arbeitspunkt. Die Module sind jeweils in separaten Leiterplatten realisiert, welche mit bedrahteten Bauteilen bestückt sind. Durch den modularen Aufbau sollen spätere Erweiterungen, wie beispielsweise Schutzschaltungen und Einschaltverzögerungen, sowie ein Mehrkanalbetrieb ermöglicht werden. - „Untersuchung und Entwurf von Schutzkonzepten gegen elektrostatische Entladungen für CMOS-Schaltungen“.
Zusammenfassung
In der vorliegenden Arbeit werden Schutzkonzepte und Schaltungen gegen elektrostatische Entladungen für CMOS-Schaltungen in der 65nm-CMOS-Technologie untersucht und entworfen. Die Schutzschaltung wurde aus zwei Komponenten aufgebaut, dem Versorgungsspannungsschutz (auch Clamp genannt) und dem Ein- und Ausgangsschutz. Dabei wurden verschiedene Schutzschaltungen mit dem Simulationsprogramm Cadence von STMicroelectronics entwickelt und ein ESD-Puls mithilfe des HBM (Human Body Model) mit einer Hochspannungsquelle von 2kV an die unterschiedlichen Schaltungen angelegt, um die Schutzschaltungen in Hinblick auf Funktionalität und Wirksamkeit zu überprüfen. Es wurden verschiedene Analysen wie transiente und DC-Analysen angewandt, um die bei einem ESD-Puls auftretenden Ströme und Spannungen und die Leckströme unter normalen Arbeitsbedingungen zu überprüfen. Die Simulationen ergaben, dass die Schutzschaltungen die Ströme und Spannungen bis auf unter 1,2V begrenzt haben, den ESD-Event zur Masse ableiten und somit ihre Aufgabe erfüllen. Die Parameter der Bauteile wurden variiert, damit die Auswirkungen der Änderungen der Kenngrößen sichtbar werden. Dabei wurde festgestellt, dass die Gatelängen und Gateweiten einen unmittelbaren Einfluss auf die Wirksamkeit der Schaltung haben. So bewirkt eine Vergrößerung der Gatelänge zwar einen kleineren Leckstrom im normalen Betriebsfall, aber einen Anstieg der Spannungen während eines ESD-Ereignisses. Andersrum führt eine größere Gateweite zu niedrigen Spannungsmaximalwerten in der Schaltung, allerdings steigt somit auch der Leckstrom unter normalen Arbeitsbedingungen, was zu einer größeren Belastung der eigentlichen Kernschaltung führt. Unterschiedliche MOSFET-Typen wurden bei dieser Arbeit untersucht und in den Schaltungen angewandt und die verschiedenen MOSFETs wiesen Differenzen im Energieverbrauch im normalen Betriebsfall auf. - „Optimierung eines ADC-Frontends für einen 400 Gbit/s - Empfänger“, Masterarbeit, Nr. 1075.
Zusammenfassung
Diese Masterarbeit beschäftigt sich mit der Optimierung eines ADC-Frontends für einen 400 Gbit/s-Empfänger. Ziel der Arbeit ist es, die Abtastrate der Abtastschaltung von 32 GS/s auf 64 GS/s zu erhöhen. Durch Simulationen mit einem idealen Takt wurde der Takttreiber als Schlüsselkomponente ausgemacht. Recherchen haben ergeben, dass eine Topologie basierend auf Cherry Hooper Verstärkern eine höhere Bandbreite ermöglicht als eine basierend auf einfachen differentiellen Verstärkern. Da es sich um analoge Signale handelt, kommen die Hochgeschwindigkeits-Bipolartransistoren der 130nm BiCMOS-Technologie von Infineon zum Einsatz. Die Versorgungsspannung beträgt 4,85 V. Der neue Takttreiber ist mit Cadence Virtuoso entworfen, simuliert und ausgewertet. Das Ergebnis ist ein entworfener Takttreiber mit Cherry Hooper Verstärkern. Damit erreicht die Abtastschaltung eine Abtastrate von 64 GS/s. Bei einer Signalfrequenz von 3 GHz wird ein störungsfreier Dynamikbereich (SFDR) von 63 dB und eine effektive Auflösung (ENOB) von 8 Bit erreicht. This master thesis covers with the optimization of an ADC frontend for a 400 Gbit/s receiver. The goal of the thesis is to increase the sampling rate of the sampling circuit from 32 GS/s to 64 GS/s. Simulations with an ideal clock identified the clock driver as a key component. Research has shown that a topology based on Cherry Hooper amplifiers allows a higher bandwidth than the one based on differential amplifiers. Since the signals are analog, the high-speed bipolar transistors of the 130nm BiCMOS technology from Infineon are used. The supply voltage is 4.85 V. The new clock driver is designed, simulated, and evaluated with Cadence Virtuoso. The result is a clock driver with Cherry Hooper amplifiers. The sampling circuit thus achieves a sampling rate of 64 GS/s. At 3 GHz signal frequency, a spurious-free dynamic range (SFDR) of 63 dB and an effective number of bits (ENOB) of 8 bit is achieved. - „Entwicklung eines Daten-Simuators für einen Destiny+ Staubanalysator“.
Zusammenfassung
In this work, a simulator for the 12-bit binary output data of analog-to-digital-converters (ADCs) of the five sensors in the Destiny+ Dust Analyzer (DDA) sensor head is developed. The DDA is a measurement system for the analysis of planetary, interplanetary and interstellar dust particles. It is developed by the Institute of Space Systems at the University of Stuttgart and part of the Destiny + Space Mission hosted by the Japanese Aerospace Exploration Agency. The aim of this work is to provide a platform on a Field Programmable Gate Array (FPGA) for implementing and testing a trigger logic, which recognizes a dust particle impact to the DDA sensor head. The DDA data simulator is developed on the Zedboard Zynq-7000 development board for the Xilinx Zynq-7020 System-on-a-Chip (SoC). This SoC combines a FPGA programmable logic (PL) and an integrated processing system (PS). The DDA data simulator system comprises three hardware sections: The PL-section, designed with Xilinx Vivado 2018.3, the PS-section running Embedded Linux and the PC-section with a graphical user interface (GUI) written in C++. ADC data simulation is performed on the FPGA PL by utilizing existing ADC sensor data of particle impacts from arbitrary sources. The existing ADC data is transferred from the PC to the FPGA PL’s memory. Here, the ADC datapoints are read out sequentially with the sampling speed of the respective simulated ADCs and buffered in ringbuffers. This ADC data stream represents the actual simulation and is sampled by the implemented trigger logic. If a particle impact is detected by the trigger logic, the data stored in the ringbuffers is outputted to the PC and by a serial peripheral interface (SPI). The ability to successfully test and implement a custom trigger logic is achieved. Operation of the DDA simulator is performed by the developed GUI, enabling the selection of multiple simulation modes and parameters. The simulated ADC data can be visualized on the PC and used for testing of further DDA software by accessing the SPI. Additional software for ADC data pre-processing for use with the simulator has been developed in the course of this work. - „Entwurf eines Systemmodells für ein analoges Mischsignalneuron“.
Zusammenfassung
Diese Arbeit befasst sich mit der Modellbildung eines künstlichen analogen Mischsignalneurons. Das sich ergebene Systemmodell ist für das Training eines auf dem analogen Mischsignalneuron basierenden künstlichen neuronalen Netz notwendig. Ausgehend von einem Schaltplan des Mischsignalneurons erfolgt eine Charakterisierung des Verhaltens bezüglich unterschiedlicher Eingangs- und Gewichtsgrößen. Aufbauend auf den gewonnenen Ergebnissen erfolgt die Nachbildung des Verhaltens in ein Systemmodell. Das Systemmodell berechnet das Ausgangssignal des Mischsignalneurons durch eine abschnittsweise Auswertung der zugrundeliegenden Langkanal Transistorgleichungen. Das entworfene Systemmodell wird hinsichtlich der Modellgenauigkeit überprüft. Hierzu wird ein Vergleich zwischen dem Ausgangssignal der Schaltplansimulation und dem Modell durchgeführt. This thesis deals with the modeling of an articial analog mixed signal neuron. The resulting system model is necessary for training an articial neural network based on the analog mixed signal neuron. Based on a schematic diagram of the mixed signal neuron, the behavior with regard to dierent input and weight variables is characterized. Based on the results obtained, the behavior is simulated in a system model. The system model calculates the output signal of the mixed signal neuron by evaluating the underlying long-channel transistor equations in sections. The designed system model is checked for model accuracy. For this purpose, a comparison is made between the output signal of the circuit diagram simulation and the model. - „Quadraturtakterzeugung für einen Optoelektronischen Empfänger mit 100 GBaud“.
- „System-Studie zur chip-integrierten Anregung und Analyse von Fluoreszenz-Effekten in Mikrofluidik-Kanälen“, Masterarbeit.
- „Entwicklung eines yearn-Simuators für einen Destiny+ Staubanalysator“, Masterarbeit, Nr. 1078.
Zusammenfassung
In this work, a simulator for the 12-bit binary output data of analog-to-digital-converters (ADCs) of the five sensors in the Destiny+ Dust Analyzer (DDA) sensor head is developed. The DDA is a measurement system for the analysis of planetary, interplanetary and interstellar dust particles. It is developed by the Institute of Space Systems at the University of Stuttgart and part of the Destiny + Space Mission hosted by the Japanese Aerospace Exploration Agency. The aim of this work is to provide a platform on a Field Programmable Gate Array (FPGA) for implementing and testing a trigger logic, which recognizes a dust particle impact to the DDA sensor head. The DDA data simulator is developed on the Zedboard Zynq-7000 development board for the Xilinx Zynq-7020 System-on-a-Chip (SoC). This SoC combines a FPGA programmable logic (PL) and an integrated processing system (PS). The DDA data simulator system comprises three hardware sections: The PL-section, designed with Xilinx Vivado 2018.3, the PS-section running Embedded Linux and the PC-section with a graphical user interface (GUI) written in C++. ADC data simulation is performed on the FPGA PL by utilizing existing ADC sensor data of particle impacts from arbitrary sources. The existing ADC data is transferred from the PC to the FPGA PL’s memory. Here, the ADC datapoints are read out sequentially with the sampling speed of the respective simulated ADCs and buffered in ringbuffers. This ADC data stream represents the actual simulation and is sampled by the implemented trigger logic. If a particle impact is detected by the trigger logic, the data stored in the ringbuffers is outputted to the PC and by a serial peripheral interface (SPI). The ability to successfully test and implement a custom trigger logic is achieved. Operation of the DDA simulator is performed by the developed GUI, enabling the selection of multiple simulation modes and parameters. The simulated ADC data can be visualized on the PC and used for testing of further DDA software by accessing the SPI. Additional software for ADC data pre-processing for use with the simulator has been developed in the course of this work. - „HF-Schaltverstärker in FDSOI CMOS-Technologie“, Masterarbeit, Nr. 1082.
Zusammenfassung
In dieser Masterarbeit wird ein Konzept für einen mehrstufigen Schaltverstärker in einer 28 nm FDSOI CMOS-Technologie untersucht. Der Schaltverstärker basiert auf mehreren Klasse-D-Verstärkern im Strommodus, welcher sich bei einer Analyse der dominierenden Verluste gegenüber dem Spannungsmodus für hohe Frequenzen als geeigneter erweist. Durch die Addition der Ausgangsströme mehrerer Schaltverstärker über Transformatoren ist es möglich, die Amplitude des Ausgangssignals durch die Anzahl der aktiven Verstärker in mehreren diskreten Stufen einzustellen. Für die genaue Analyse von Verhalten und Verlustverteilung der Kombination aus Schaltverstärker und Transformator wird beschrieben, wie sich das vorgestellte Konzept mithilfe der Vierpoltheorie modellieren lässt. Die theoretische Betrachtung wird durch Simulationen ergänzt. Der mehrstufige Schaltverstärker kann mit einer Kapazität zwischen Schaltverstärker und Transformator für unterschiedliche Trägerfrequenzen von 1 GHz bis mindestens 12 GHz eingestellt werden und erreicht dabei für ungefähr 2 GHz bis 6 GHz eine Effizienz (PAE) von über 40 \%. Bei einer Trägerfrequenz von 3,6 GHz beträgt diese 48 \% und die maximale Ausgangsleistung 24,5 dBm (283 mW). Weiterhin kann im pulsweitenmodulierten Betrieb eine hohe Effizienz im Back-Off-Betrieb erreicht werden, welche die eines idealen Klasse-B-Verstärkers bei geringen Ausgangsleistungen deutlich übertrifft. This thesis deals with the study on a multi-level switching mode power amplifier concept in a 28 nm FDSOI CMOS technology. It is based on multiple current mode class-D amplifiers, because a comparison with the voltage mode shows a higher efficiency for high frequencies. Transformers sum the output currents of all amplifiers into a single output signal and different discrete output levels can be set by varying the number of active amplifiers. To understand the behaviour of the whole amplifier, a detailed analytic description is presented. Furthermore, simulation results are included. The presented amplifier achieves over 40 \% PAE for carrier frequencies between 2 GHz and 6 GHz. For optimal output power and efficiency, it can be tuned to different carrier frequencies from 1 GHz to at least 12 GHz with a capacitor between switching mode power amplifier and transformer. At 3.6 GHz the maximum output power is 24.5 dBm (283 mW) with 48 \% PAE. For pulse-width modulated signals, a very high efficiency can be achieved for low power levels compared to an ideal class-B amplifier. - „Minimierung des Rauschens von ESD Schutzschaltungen für Eingänge hoher Impedanz“, Bachelorarbeit, Nr. 1088.
Zusammenfassung
Zusammenfassung In der vorliegenden Arbeit werden Schutzschaltungen gegen elektrostatische Entladung zum Schutz der inneren integrierten Schaltkreise eines Ladungsverstärkers entworfen und durch Experimente und Simulationen erforscht. Die vorgeschlagenen Schaltungsarchitekturen basieren auf dem Industriestandard für den Schutz vor elektrostatischer Entladung, wobei die verwendeten Schaltungen als Versorgungsspannungs- und Eingangs- bzw. Ausgangsschutzschaltungen klassiziert werden. Die elektrostatische Entladung wird mit dem Human Body Model getestet. Die endgültige Schutzschaltung muss neben dem klassischen Test des Human Body Models noch andere Tests bestehen. Die vorgeschlagenen Schaltungen dürfen nur möglichst wenig Rauschen erzeugen, was durch die individuelle Prüfung der Elemente erreicht wird, die als Rauschquellen betrachtet werden. Die Arten von Rauschen, die in dieser Arbeit betrachtet werden, sind: 1/f-Rauschen, thermisches Rauschen und Leckstromrauschen. Die Rauschreduzierung kann durch die Dimensionierung der verschiedenen Schaltungselemente oder durch die Verwendung unterschiedliche MOSFET-Gatelänge und -weiten erreicht werden. Abstract In the present work, protection circuits against electrostatic discharge designed to protect the inner integrated circuits of an charge amplier are designed and resesarched through experiments and simulations. The proposed circuit architectures are based on the industries standards regarding electrostatic discharge protection. The circuits used are classied as power rail based and input/output pin based protection circuits. The electrostatic discharge is being simulated using the Human Body Model test. The nal protection circuit has to pass further tests beside the classic Human Body Model test. The proposed circuits have to generate negligible noise, which being achieved through individual testing of the elements that are considered as noise sources. The types of noises being observed in this work are the: 1/f noise, thermal noise and leakage noise. The noise reduction can be achieved through the sizing of the dierent circuit elements or through the optimization of MOSFET gate length and width. - „Redesign einer FPGA-basierten Messumgebung mit hochbitratiger paralleler Schnittstelle“.
Zusammenfassung
Diese Arbeit beschäftigt sich mit dem Redesign einer Messumgebung für integrierte Schaltungen (ICs) mit hochbitratiger paralleler Datenschnittstelle. Kern der Messumgebung ist eine Field Programmable Gate Array (FPGA), von der aus die Datenschnittstelle bereitgestellt wird. Hauptaufgabe des verwendeten Virtex-7-FPGAs ist es, die einzelnen Hochgeschwindigkeitsschnittstellen zu synchronisieren. Der vorliegende Entwurf weist jedoch einige Schwachstellen auf und ist dadurch auf eine Übertragungsfrequenz von rund 1 GHz limitiert. Ziel der Arbeit ist es, die Probleme des Entwurfs zu analysieren und diesen so anzupassen, dass er auch bei höheren Übertragungsfrequenzen zuverlässig funktioniert. Außerdem soll es einem externen Steuerprogramm ermöglicht werden, auf alle für die Synchronisierung relevanten Parameter zuzugreifen und diese anzupassen. This paper deals with the redesign of a measurement environment for integrated circuits (ICs) with high bit rate parallel data interfaces. The Center of the measurement environment is a Field Programmable Gate Array (FPGA), which provides the parallel data interface. The Virtex-7-FPGAs main task is to synchronize the high-speed interfaces to each other. The existing design however has some weaknesses, which limit the transmission frequency to roundabout 1 GHz. The aim of this paper is to analyze the existing problems and to adapt the design in order to achieve a reliable synchronization even at high transmission frequencies. In addition, an external control program should be able to access and adjust all important parameters of the design.
2019
- „Layout and Analysis of a 4-to-1 Analog Multiplexer in a 130nm SiGe BiCMOS Technology“, Studienarbeit, Nr. 1062.
Zusammenfassung
The objective of this work is to generate higher bandwidth signals (around 80 GHz for 160 GS/s multi-level signals) by time interleaving of several Digital-to-Analog Converter (DAC) with analog multiplexer AMUX. A circuit design of a 4-to-1 AMUX already exists on schematic level, this work deals with the layout design of the analog 'four-to-one'-multiplexer in a leading 130 nanometres BiCMOS technology. Appropriate placement of the single layout elements and development of a meaningful floorplan regarding symmetry and signal path with little parasitics are considered. And finally, the extracted layout is characterised and compared to the performance of the schematic to find the optimization potential. - „Entwurf und Aufbau eines klirrarmen Sinusgenerators für das Fachpraktikum Schaltungstechnik“.
Zusammenfassung
Diese Bachelorarbeit behandelt nach einer kurzen Einleitung im Kapitel 2 den Aufbau von Sinusoszillatoren in Theorie. Es werden grundlegende Konzepte für Oszillatorschaltungen vorgestellt und diskutiert. In Kapitel 3 wird ein Sinusgenerator vorgestellt. Mittels Simulationen wird die Funktionsweise des Sinusgenerators erläutert. In Kapitel 4 werden die Simulationsergebnisse mit Messergebnissen verglichen. Für die Amplitudenstabilisierung werden zwei Methoden aufgebaut und durch Messergebnisse miteinander verglichen. Der Sinusgenerator weist eine Verzerrung von < 0,002 \% auf. Diese Arbeit bietet einen grundlegenden Überblick über auf Operationsverstärker basierte Oszillatorschaltungen, den Messaufbau sowie den Umgang mit der verwendeten Software Visual Analyzer (VA, entwickelt von Alfredo Accattatis in Zusammenarbeit mit der University of Rome). - „Implementierung einer Ansteuerung für einen schnellen Digital-Analog-Umsetzer mit 128 GSa/s Umsetzungsrate“.
Zusammenfassung
Im Rahmen der Forschungstätigkeit des Instituts für Elektrische und Optische Nachrichtentechnik der Universität Stuttgart wird ein Digital-Analog-Umsetzer mit 128 GSa/s Umsetzungsrate entwickelt, dessen softwareseitige Ansteuerung das Ziel dieser Arbeit darstellt. Die Kernaufgabe liegt dabei im korrekten Beschreiben und Auslesen des enthaltenen Datenspeichers durch ein externes Ansteuerungssystem. Um den Speicher des Digital-Analog-Umsetzers korrekt beschreiben zu können, war es zunächst notwendig, eine funktionale Systemanalyse durchzuführen, um das Systemverhalten auf verschiedene Eingangsparameter näher untersuchen und modellieren zu können. Basierend auf den Anwendungsfällen musste dann ein Softwaremodell erstellt werden, welches das System abstrakt nachbildet und entsprechende Schnittstellen zum Anwender und zum eigentlichen Hardwareaufbau herstellt. Die Ausgabe von Signalen wurde dabei mithilfe einer Python-Bibliothek derart implementiert, dass ein Einschreiben mit maximaler Ausgabegeschwindigkeit, bei Bedarf aber auch mit geringeren resultierenden Datenraten möglich ist. Die Basisfunktionalitäten können sowohl als eigenständige Python-Bibliothek als auch durch eine im Entwicklungsprozess erstellte graphische Benutzeroberfläche gesteuert werden. Durch zahlreiche Möglichkeiten der Signaldefinition, unter anderem durch eigenständige Klassen oder durch eine Dateischnittstelle, wird durch die Ansteuerungssoftware ein AWG-Betrieb (arbitrary waveform generator) des Digital-Analog-Umsetzers ermöglicht, das heißt es können beliebige Signale vorgegeben werden, die dann durch die Software in kompatible Datenstrukturen umgesetzt und durch das System ausgegeben werden. Ebenso wurden bei der Konzeption diverse messtechnische und analytische Aspekte beachtet. Dazu zählen zum Beispiel eine visuelle Fehlerprotokollierung oder die Möglichkeit, Ansteuerungssequenzen in der Entwicklungsumgebung Cadence zu simulieren. Das Resultat der Arbeit ist eine umfassende Software zur Ansteuerung des Speichers sowie des Konfigurationsregisters für den vorliegenden Digital-Analog-Umsetzer. - „Untersuchung von reichweitereduzierenden Effekten eines kohärent arbeitenden Laserentfernungsmesssystems“.
Zusammenfassung
diesen Eekt reduzieren. Die Untersuchung und Beschreibung der Anpassung der reektierten und lokalen optischen Signalmode in Bezug auf die Reichweite folgt. Mögliche Ansätze zur Realisierung eines Lidar-Sensors werden anschlieÿend aufgeführt.Diese Arbeit beschäftigt sich mit der Untersuchung von Effekten, die die Reichweite eines frequenzmodulierten Dauerstrich-Lidars beeinflussen. Aufgrund von Unstimmigkeiten zwischen Erwartung und Messung, durchgeführt mit einem für diese Arbeit bereitgestellten, faserbasierten Demonstrator, ist die Untersuchung unerwünschter Störeinflüsse notwendig. Diese werden in dieser Arbeit ermittelt, analysiert und vermindert.Diese Arbeit beschäftigt sich mit der Untersuchung von Effekten, die die Reichweite eines frequenzmodulierten Dauerstrich-Lidars beeinflussen. Aufgrund von Unstimmigkeiten zwischen Erwartung und Messung, durchgeführt mit einem für diese Arbeit bereitgestellten, faserbasierten Demonstrator, ist die Untersuchung unerwünschter Störeinflüsse notwendig. Diese werden in dieser Arbeit ermittelt, analysiert und vermindert. - „Portierung eines Entwurfs eines analogen 4-zu-1 Multiplexers in eine 130 nm BiCMOS Technologie“.
Zusammenfassung
Aktuelle Hochfrequenz-Schaltungen arbeiten mit Frequenzen im Millimeterwellen-Bereich; dafür werden ebenso schnelle Digital-Analog-Umsetzer benötigt. Mittels Multiplexer-Schaltungen können mehrere DAC zeitverschaltelt werden. Ein 4-zu-1 Multiplexer steigert dabei die Frequenz der Umsetzer um das vierfache. Diese Arbeit untersucht zwei 4-zu-1 Multiplexer Schaltungstopologien: eine Baumstruktur und eine Parallelstruktur. Nach einer Optimierung der Schaltungen für die 130nm BiCMOS Technologie B11HFC von Inneon werden Layouts der beiden Typologien erstellt. Die Schaltungen werden mit extrahierten Layout-Elementen simuliert. Dabei erreicht die Baumstruktur eine Kleinsignal AC-Bandbreite von 43,7GHz und die Parallelstruktur 58,9GHz. Bei der S-Parameter-Simulation werden Bandbreiten von 28,4GHz bzw. 34,6GHz erzielt. In einer Großsignal-Simulation werden Augendiagramme mit PAM8 erstellt. Hierbei zeigt die Baumstruktur bis zu einer Abtastfrequenz von 56GS s−1 Augenönungen, die für eine weitere Verwendung der Signale geeignet sind. Die Parallelstruktur erreicht Werte von 26GS s−1. - „Layout Parasitics Study of a Track-and-Hold Amplifier with Switched Emitter Follower“.
Zusammenfassung
The Institute of Electrical and Optical Communications Engineering (INT) is concerned with the design of integrated electronic circuits. Some components of the microchips sometimes have very high bandwidths of more than 100 GHz. As a result, in combination with transistor capacitances, oscillations or reverberation effects can occur even with relatively small parasitic inductances in the layout. This greatly affects the performance of the integrated circuits. The aim of this thesis is to investigate layout design and parasitic parameters extraction. And the motivation is to find the main reason of circuit oscillation through the simulation of the circuit. This paper presents the schematic and layout of a track-and-hold circuit. And the influence of number of max fracture length on the accuracy of layout parameter extraction are also presented. The circuit is simulated with a supply voltage of 4.85V, a sampling frequency of 32GHz, and an input differential signal of 1Vpp. - „Integrierte Wellenleiter-Fotodiode basierend auf laserkristallisierten Germaniumschichten“.
Zusammenfassung
In dieser Arbeit werden oberflächenkontaktierte Metall-Halbleiter-Metall-Fotodioden mit Germanium als aktives Material entworfen, hergestellt und charakterisiert. Als Ausgangsmaterial dient ein Silizium-Auf-Isolator-Substrat auf welches eine 600 nm dicke amorphe Germaniumschicht thermisch aufgedampft wird. Die aufgedampfte Germaniumschicht wird anschließend durch einen Laserstrahl aufgeschmolzen, so dass polykristallines Germanium wächst. Dabei wird unter anderem die Pulsenergiedichte des Lasers variiert. Die so entstandenen polykristallinen Ge-Schichten werden optisch mit einem Laserscanmikroskop und einem Rasterelektronenmikroskop untersucht. Mit Hilfe der Ramanspektroskopie werden Erkenntnisse über die Kristallinität der Schichten gewonnen. Nach der Optimierung der Rekristallisation sollen diese auf, vom Institut für Mikroelektronik (IMS)-Stuttgart, vorstrukturierte Silizium-Chips integriert werden. Dafür werden unterschiedliche Elektrodenstrukturen mit unterschiedlichen Abmessungen entworfen und vorgestellt. Nach erfolgreicher Herstellung dieser Strukturen können diese in der modernen Nachrichtentechnik zur Strahlungsdetektion im Infrarotbereich eingesetzt werden und sind vielversprechende Kandidaten für integrierbare Fotodioden. - „Untersuchung der Schaltungstopologie eines sparsamen Mischsignalneurons“.
Zusammenfassung
Diese Forschungsarbeit beschreibt die Untersuchung einer Schaltungstopologie für ein sparsames Mischsignalneuron. Ein Eingang des Neurons entspricht dabei einem Mischsignalmultiplizierer. Bei einer Multiplikation steuert ein Eingangssignal eine MOSFET-Stromquelle. Das Ergebnis entspricht einem Ladungspaket, welches sich aus der Multiplikation des Stroms und der Dauer eines Zeitintervalls, indem die Stromquelle entsprechend dem Gewicht eingeschaltet ist, ergibt. Mithilfe der Kirchhoffschen Knotenregel können die Ladungspakete der einzelnen Mischsignalmultiplizierer addiert werden. Zusätzlich zur genauen Analyse der einzelnen Vorgänge während einer Mischsignalrechnung wird beschrieben, wie Probleme durch Ladungskopplung und -ausgleich kontrolliert werden können. Dies wird durch einhalten einer vorgegebenen Reihenfolge der einzelnen Vorgänge und verwenden von Dummy-MOSFETs erreicht. Wird der lineare Bereich für die MOSFETs der Stromquellen zugelassen, kann der vollständige Bereich der Versorgungsspannung an Ein- und Ausgängen verwendet werden. Ist die Ausgangsspannung niedrig, arbeiten diese MOSFETs im linearen Bereich, weshalb der Strom abhängig von der Ausgangsspannung ist. Für ein Neuron ergibt sich in diesem Arbeitsbereich ein neues Modell mit einer Rückkopplung vom Ausgang auf die Eingänge. Die Übertragungsfunktion eines Mischsignalmultiplizierers weist dabei eine Invertercharakteristik auf und lässt sich durch die Dimensionierung der MOSFETs beeinflussen. Das Rauschverhalten ist mittels analytischer, simulativer und numerischer Methoden beschrieben. Für die untersuchte Dimensionierung eines Neurons ergibt sich am Ende der Mischsignalrechnung am Ausgangsknoten eine effektive Rauschspannung von 1,6 mV. Bei gleichverteilten Ausgangssignalen und einem Spannungsbereich von 800 mV entspricht dies einer Auflösung von 7,1 Bit. Weiterhin ist die Änderung der Ausgangsspannung durch Leckströme unabhängig von der Anzahl der parallel geschalteten Mischsignalmultiplizierer. Die Anzahl der Ein- und Ausgänge ist im Wesentlichen durch den Energiebedarf beim Vorladen und der zur Verfügung stehenden Chipfläche begrenzt. - „Untersuchung von Schaltungstopologien für analoge Multiplexer“.
Zusammenfassung
In dieser Bachelorarbeit werden verschiedene Topologien von analogen 2:1 Multiplexern auf Schaltplanebene aufgebaut und ihre Simulationsergebnisse miteinander verglichen. Diese werden in der neusten BiCMOS-Technologie B12HFC von Infineon entworfen. Nach ersten Simulationen wird erkenntlich, dass die ursprüngliche Schaltungsvariante mit Taktschalter unten bei hohen Frequenzen zu keinem zufrieden stellenden Ergebnis führt. Demgemäß wird eine zweite Variante der Topologie entworfen, bei der die Emitterwiderstände der Transkonduktanzstufen durch Stromverhältnisspiegel ersetzt werden. Die Ergebnisse zeigen einen deutlichen Vorteil der Topologie mit Taktschalter oben. Die 3-dB Bandbreiten des Signal sowie Taktpfades sind dabei um mehr als 30 GHz größer als die der Variante mit Taktschalter unten. Ebenso sind die Kenngrößen der dynamischen Linearität für alle synthetisierten Sinusschwingungen der Schaltung mit Taktschalter oben besser. - „5-6 GHz 0.25 µm SiGe BiCMOS PA Design“.
Zusammenfassung
In this thesis, a power amplier has been designed. It includes three parts: the amplier core, the input, and the output network. The required bandwidth of the power amplier is 5-6 GHz. The main goal of this design is to improve the PAE with 10 dBm output power. To achieve this goal a new 2:3 transformer has been designed to provide the optimum load for the amplier. In consideration of the input and output impedance, a fully integrated input and output matching have been concerned. The S-parameters, load-pull simulation and periodic steady state analysis are used for the simulation analysis. According to the simulation results, the improved amplier achieves the output power of 12.27 dBm. Furthermore, the 1 dB compression point is 13.67 dBm at the output, while the input is 2.01 dBm, which indicate that the circuit has better linearity. The power added eciency (PAE) achieves to 16.89\%. The results fulll the requirements of the design to optimize and improve the behavior of the power amplier. - „Prototyp-Entwicklung eines On-Chip-Raman-Sensorik-Systems“.
Zusammenfassung
Ziel dieser Arbeit ist das Design und die Umsetzung eines Prototypen für einen SiN-Sensor für die chemisch selektive On-Chip-Detektion basierend auf der spontanen Raman-Streuung. Für die spontane Raman-Spektroskopie auf einem Chip wird ein Pumplaser bei einer Wellenlänge von 532 nm verwendet um die zu untersuchenden Moleküle auf dem Siliziumnitrid Wellenleiter anzuregen. Das Anregungslicht wird mittels Gitterkoppler in den Wellenleiter gekoppelt. Der erste Schritt zur Realisierung des Systems ist deshalb die Simulation geeigneter Gitterkoppler mit einer hohen Einkoppeleffizienz. Durch Variation verschiedener Parameter sollte eine optimale Grundlage für nachfolgende Messungen geschaffen werden. Die optimierten Strukturen wurden in ein geeignetes Layout umgesetzt und zur externen Fertigung an das IMS-Chips übergeben. Durch Messung der Transmission von Wellenleitern verschiedener Länge konnten anhand des Cut-Back-Verfahrens Wellenleiterverluste von 22,9 \% pro mm (-1,13 dB/mm) berechnet werden. Die Koppeleffizienz die wir aus der Simulation erhalten haben beträgt 56,75 \%, wohingegen experimentell lediglich 17 \% eingekoppelt werden konnten. Es wurden verschiedene Messungen durchgeführt, um den Raman-Peak der SiN-Wellenleiter zu erhalten. Die Strukturen wurden zum einen mit einem konfokalen Raman-Mikroskop untersucht, um nachzuweisen, dass im Wellenleiter tatsächlich Raman-Streuung angeregt wird. Dabei konnte der SiN-Peak des Wellenleiters bei 607 nm nachgewiesen werden. Mit dem vertikalen Fasermessplatz war ein Nachweis nicht möglich. Grund dafür war ein breites Hintergrundsignal, das durch die Kopplerkurven gefiltert wurde und somit den sehr schwachen Raman-Peak überlagert hat. Der Ursprung dieses Hintergrundes wurde näher untersucht. Ein Teil davon kommt sehr wahrscheinlich von dem Raman-Signal, das in den Glasfasern angeregt wird. Zusätzlich wurde das Immersionsöl untersucht, das zur besseren Einkopplung verwendet wurde. Es weist jedoch unter dem Raman-Mikroskop keine signifikanten Peaks oder ein breites Signal im Bereich der Kopplerkurven auf. Zusammenfassend kann man sagen, dass mit dem Design und der Charakterisierung der SiN-Strukturen erste grundlegende Erkenntisse gewonnen werden konnten, die dazu dienen weitere Schritte für die Umsetzung eines funktionierenden Prototypen daraus abzuleiten. - „Steuerung einer FPGA-basierten Messumgebung“.
Zusammenfassung
Diese Arbeit beschäftigt sich mit der Steuerung einer Field Programmable Gate Array (FPGA) basierten Messumgebung. Ziel ist es, das bestehende Steuerprogramm um eine netzwerkfähige grafische Benutzeroberfläche (GUI) zu erweitern. Außerdem sollen Algorithmen entwickelt werden, die es dem Steuerprogramm erlauben, die hochbitratige parallele Datenschnittstelle der Messumgebung automatisch zu synchronisieren. - „Charakterisierung und Optimierung von Gitterkoppler-Arrays mit Rückseitenspiegeln“.
Zusammenfassung
Die nachfolgende Forschungsarbeit beschäftigt sich mit der Charakterisierung und Optimierung verschiedener Gitterkoppler bzw. Gitterkopplerarrays in der Silizium-auf-Isolator-Plattform mit unterschiedlichen Rückseitenspiegeln aus Metall. Eine Spiegelbreite wird durch Berechnung mithilfe von der Fresnel-Formel als 16 µm abgeschätzt, damit der Reexionsfaktor zwischen Si- und SiO2-Schicht ungefähr 100\% beträgt. Die maximale gemessene Ezienz eines aperiodisch fokussierenden Gitterkopplers mit Standardrückseitenspiegel beträgt -0,93 dB bei einer Wellenlänge von 1549 nm, 1,4 dB mehr als die gleichen Gitterkoppler ohne Spiegel. Für die Gitterkopplerarrays mit sieben gleichen Gitterkopplern werden Spiegelstreifen mit einer Breite von 15 µm verwendet. Die Ezienz der Gitterkopplerarrays ist um 0,1 dB geringer als jene von Gitterkopplern mit einem Standardspiegel. Die maximale Ezienz eines aperiodisch nichtfokussierenden Gitterkopplers beträgt -0,5 dB bei einer Wellenlänge von 1548 nm, wobei der Kopplungswinkel mit 10° eingestellt wurde.
2018
- „Entwicklung eines logarithmischen Verstärkers mit mehr als 80 dB Dynamikumfang“, Bachelorarbeit, Nr. 1041.
Zusammenfassung
In dieser Arbeit wird die Entwicklung eines echten, rauscharmen, logarithmischen Spannungsverstärkers mit mehr als 80 dB Dynamikumfang für Raumfahrtanwendungen beschrieben. Angefangen von der theoretischen Betrachtung von analogen Verstärkergrundschaltungen werden die 3 meistverwendeten Schaltungstopologien zur Approximation von logarithmischen Übertragungsverläufen analysiert und für den Einsatz des zu entwerfenden Verstärkers bewertet. Mithilfe dieser Topologien wird die logarithmische Übertragungsfunktion durch lineare Approximation nachgebildet. Nach der Wahl der geeigneten Topologie wird ein mathematischer Vergleich herangezogen, der die Differenz der sukzessiven Approximation zu einer idealen logarithmischen Kennlinie untersucht. Es wird festgestellt, dass ab 10 Stufen die Differenz für den betrachteten Ausgangssignalbereich von 10 µV bis 1 V stets < 1 dB ist. Im nächsten Schritt wird die Funktionen für eine Stufe abgeleitet, Kriterien zur Dimensionierung der Bauelemente aufgestellt und durch Unterteilung in Subschaltungen umgesetzt. Eine Stufe besteht aus einem Kernverstärker, dessen Aufgabe es ist, das Eingangssignal stets mit einem Faktor von 2,49 zu verstärken und einem Limitierer, der diese Verstärkung auf einen Eingangssignalbereich von 0,1 V begrenzt. Der finale Entwurf des Verstärkers in CMOS-Technologie aus 10 Stufen, die in der Parallel-Summation-Topologie realisiert ist, deckt sich sehr gut mit der mathematischen Approximation. Abweichungen sind auf < 0,3 dB beschränkt. Im betrachteten Frequenzbereich von 7 Hz- 300 kHz weist eine Stufe ein eingangsbezogenes Rauschen von 23,4 µVrms bei einer Gesamtleistungsaufnahme von 44,45 mW auf. - „Physikalischer Entwurf eines schnellen CMOS-Rechenwerks für einen Analog-Digital-Umsetzer“
Zusammenfassung
In dieser Forschungsarbeit am Institut für Elektrische und Optische Nachrichtentechnik wird ein bereits auf Schaltplanebene existierender 10Bit Analog-Digital-Umsetzer (AD-Umsetzer) entworfen. Bei der in der 55nm-BiCMOS-Technologie gebauten Schaltung handelt es sich um den Digitalteil eines AD-Umsetzers. Der Analogteil wird nicht betrachtet und ist mit Bipolartransistoren realisiert. Zum Entwurf des Digitalteils gehört der Entwurf von vier Rechenwerken, die eine Datenrate von 12GS/s ermöglichen. Für die Parallelisierung der Rechenwerke müssen Komponenten wie Demultiplexer und Multiplexer entworfen werden. Nachdem Entwurf findet eine Untersuchung in Form einer Simulation statt, bei der der Einfluss der parasitären Effekte auf die Schaltung betrachtet wird. Ergebnisse der Untersuchung zeigen eine Flächen- und Leistungsersparnis von 98Prozent im Vergleich zur Vorgängerversion (ADC3), der aus Bipolartransistoren realisiert wurde. - „Design and Implementation of a DRP Component for Multi-Input and Multi-Output MMCM of Xilinx 7 Series and Virtex-6 FPGA“
Zusammenfassung
For the field-programmable gate array (FPGA) based systems, mixed-mode clock managers (MMCMs) are usually used to generate clock signals to drive synchronous digital circuits. Sometimes the MMCM generated clock signals need to be change dynamically when the circuit is running, in this case the MMCM output clocks can be changed in frequency, phase and duty cycle through the dynamic reconfiguration port (DRP) on the fly. The uncertainty of clock signals, which can be observed as timing fluctuation in the time domain as well as frequency instability in the frequency domain, has to be taken into consideration in timing sensitive application designs. The clock signal uncertainty can be quantitatively analyzed either in the time domain as jitter or in the frequency domain as phase noise. This master thesis concentrates on multi-input multi-output (MIMO) MMCM systems of both 7 Series and Virtex-6 FPGAs with two input clocks and up to seven output clocks. The master thesis proposes the algorithms to determine optimum reconfiguration attribute values according to the complex frequency, phase, and duty cycle requirements, which ensure to generate clock signals with high accuracy and low jitter. In addition, we present also the dynamic reconfiguration component designs that are able to change the output clock signals in frequency, phase and duty cycle dynamically, and fine-tune the phase shift with very high resolution as well. In this master thesis, the test setups for our frequency, phase shift, and duty cycle measurements, as well as for the phase noise and jitter tests, are also illustrated in detail. Furthermore, the algorithms proposed in this master thesis are compared with Xilinx GUI tool Clocking Wizard by showing selected end-to-end results that have been measured according to various frequency, phase, and duty cycle requirements. Their phase noise and calculated jitter of the MMCM output clocks have been also compared in this thesis. - „Untersuchung und Entwurf von Schnittstellen und Schutzkonzepten gegen elektrostatische Entladungen für 28-nm-CMOS-Schaltungen“
Zusammenfassung
In der vorliegenden Arbeit werden Schnittstellen und Schutzkonzepten gegen elektrostatische Entladung für eine CMOS-Schaltung mit Gatelänge von 28 nm untersucht und entworfen. Der ESD-Puls wird von HBM(Human body model) mit 1kV Spannungsquelle erzeugt und an die Schutzschaltung angelegt. Das Schutzkonzept wurde vom Halbleiterhersteller STMicroelectronics entwickelt. Nach der Simulation auf Schaltplanebene wurde das Schaltungslayout angefertigt. Im Folgeschritt wurden parasitäre Effekte aus dem Layout extrahiert, anschließend wurden die Simulationen sowohl auf der Schaltplanebene alsn auch auf der Layoutebene miteinander verglichen. Dabei wurde festgestellt, dass die parasitären Kapazitäten einen vernachlässigbar kleinen Einfluss auf das Layout haben. Bei Berücksichtigung der parasitären Widerstände im Layout wurde festgestellt, dass im Gegensatz zur Simulation der Schaltungsebene höhere Spannungsamplituden auftreten. Die Simulationen haben gezeigt, dass die Schutzschaltungen ihre Aufgabe sowohl auf die Schaltplanebene als auch auf der Layoutebene zufriedenstellend erfüllen und den ESD-Puls abbauen. Im normalen Betriebsfall hat aber die Schaltung hinsichtlich der Stromaufnahme einen Nachteil, dieser zeigt sich in Form von hohen Leckströmen in den ESD-Schutzschaltungen für die Eingangssignale. - „Evaluation eines echtzeitfähigen digitalen Korrekturverfahrens für einen Analog/Digital-Umsetzer“
Zusammenfassung
In dieser Arbeit werden das Prinzip und die Eigenschaften des Analog-Digital-Umsetzers erklärt und die Grundlagen des Korrekturverfahrens beschrieben. Mithilfe des Korrekturverfahrens laut der 3D-LUT (Dreidimensionale Look-Up-Tabelle) werden sowohl der SFDR (Störungsfreier Dynamikbereich, eng: Spurious Free Dynamic Range) als auch das SNDR (eng: Signal-to-Noise and Distortion Ratio) verbessert. Die Zeitabhängigkeit bzw. die Temperaturabhängigkeit des Korrekturverfahrens wird auch diskutiert, d.h., ob das Korrekturverfahren über einen längeren Zeitraum noch sinnvoll funktioniert und wie es sich bei Heize verhält. Mangle des Kältegerätes ist es bei Kälte nicht untersucht. Der ADC wird mit der Abtastrate fs = 6GHz, nominaler Auösung nnom = 9,5Bit und auf zwei Platinen SN015 und SN014 untersucht. Durch das Korrekturverfahren der Platine SN015 werden der SFDR um bis zu 32dB und das SNDR um ca. 5dB verbessert. Bei der Platine SN014 werden der SFDR um bis zu 27dB und das SNDR um ca. 4dB verbessert. - „Charakterisierung von Polymer-Deckschichten in integrierten Silizium-Hybrid-Modulatoren“
Zusammenfassung
In der vorliegenden Masterarbeit wird der Einfluss von speziellen organischen Polymer-Deckschichten auf Silizium-Hybrid-Modulatoren untersucht. Silizium-Hybrid-Modulatoren sind wichtige photonische Bauelemente, die in integrierten optischen Übertragungsstrecken Anwendung finden können. Sie wandeln elektrische yearnströme in optische um. Um in optischen Übertragungsstrecken hohe Bandbreiten von z.B. 100 GHz zu erhalten, werden geeignete elektrooptische Materialien benötigt. Materialien wie die verwendeten speziellen organischen Polymer-Deckschichten können hohe elektrooptische Koeffizienten aufweisen. Mit Anlegen eines elektrischen Feldes ändern sie ihren Brechungsindex. Bei diesem Effekt handelt es sich um den sogenannten Pockels-Effekt. Um den Effekt zu generieren, müssen die Chromophore in den Polymer-Deckschichten bei einer Temperatur von z.B. 115 °C ausgerichtet werden. Für die Untersuchungen wird die Silizium-auf-Isolator (SOI) Materialplattform herangezogen. Diese bildet die Grundlage für die integrierten Schaltungen und die elektrooptischen Messungen. Besonders die Auswirkung der Polymer-Deckschicht auf den Mach-Zehnder-Modulator wird untersucht. Mit der kommerziellen Software Fimmwave von Photon Design werden die beschichteten Wellenleiterarme des Mach-Zehnder-Modulators simuliert. Diese bilden die Grundlage für die Berechnung der Sensitivität und der elektrooptischen Koeffizienten der Polymer-Deckschichten. - „Optimierung einer automatischen Verstärkungsregelung in einer 130 nm CMOS-Technologie“, Forschungsarbeit, Nr. 1039.
Zusammenfassung
In der vorliegenden Arbeit geht es um die automatische Verstärkungsregelung (AGC) im Empfängersystem. Eine AGC besteht aus Verstärker mit einstellbarer Verstärkung (VGA), Gleichtaktregler, Demodulator, Entscheider und Regler. Zunächst werden die theoretischen Grundlagen diese Komponente erklärt. Dann werden die Funktionen der einzelnen Komponente der AGC vorgestellt. Dann wird der Regler beschrieben, da der Regler eine wichtige Rolle in der VGA spielt. In der Arbeit werden insgesamt drei Regler vorgestellt und verglichen. Anschließend können auch unterschiedliche Auslegungen des AGC-Systems dargestellt werden. Diese Auslegungen sind mit unterschiedlichen Komponenten und verschiedenen Schaltplan aufgebaut. Nach dem Vergleich der allen Auslegungen wird eine beste Auslegung festgelegt. - „Evaluation eines echtzeitfähigen digitalen Korrekturverfahrens für einen Analog/Digital-Umsetzer“, Bachelorarbeit, Nr. 1040.
Zusammenfassung
In dieser Arbeit werden das Prinzip und die Eigenschaften des Analog-Digital-Umsetzers erklärt und die Grundlagen des Korrekturverfahrens beschrieben. Mithilfe des Korrekturverfahrens laut der 3D-LUT (Dreidimensionale Look-Up-Tabelle) werden sowohl der SFDR (Störungsfreier Dynamikbereich, eng: Spurious Free Dynamic Range) als auch das SNDR (eng: Signal-to-Noise and Distortion Ratio) verbessert. Die Zeitabhängigkeit bzw. die Temperaturabhängigkeit des Korrekturverfahrens wird auch diskutiert, d.h., ob das Korrekturverfahren über einen längeren Zeitraum noch sinnvoll funktioniert und wie es sich bei Heize verhält. Mangle des Kältegerätes ist es bei Kälte nicht untersucht. Der ADC wird mit der Abtastrate fs = 6GHz, nominaler Auösung nnom = 9,5Bit und auf zwei Platinen SN015 und SN014 untersucht. Durch das Korrekturverfahren der Platine SN015 werden der SFDR um bis zu 32dB und das SNDR um ca. 5dB verbessert. Bei der Platine SN014 werden der SFDR um bis zu 27dB und das SNDR um ca. 4dB verbessert. - „Redesign of an LNA for 5 GHz to 6 GHz Band“
Zusammenfassung
In this work, a low noise amplifier (LNA) is designed for the 5 GHz WLAN band. The LNA includes an on-chip input transformer for impedance matching to switches at the input side which are also included in the evaluation of the circuit. For designing the LNA, preliminary analyses are conducted that focus on the transistor parameters transit frequency, maximum oscillation frequency and current density for lowest noise figure. With the results from these analyses, four basic LNA designs (common-emitter and cascode, each without and with an additional common-emitter output stage) are build and evaluated and the cascode topology is chosen for the final LNA design. Several input transformers are designed, simulated and evaluated to choose the appropriate one for the LNA design. The selected one is modeled for further investigations and ways to improve on-chip transformers are presented. The complete input signal path is built up and simulated step-by-step, with evaluation of changes in the key performance parameters after each step. These key performance parameters consist of the gain, input reflection coefficient, output reflection coefficient and noise figure. As the switches that are included in the signal path allow to bypass the LNA this offstate is also investigated regarding insertion loss and overall isolation. - „Auslegung von Multimoden-Interferometern für die spektrale Analyse optischer Signale“
Zusammenfassung
Die nachfolgende Bachelorarbeit untersucht Multimoden-Interferometer (MMI), welche für das wellenlängenabhängige Routing und in der Sensorik verwendet werden können. Zwei MMIs ergeben durch Hintereinanderschalten über ein Array aus Wellenleitern den Erweiterten Mach-Zehnder-Schalter (EMZS). Der EMZS kann das Signal mithilfe von Phasenmodulation in den Phasenschiebern, welche auf den Wellenleitern angebracht sind, auf verschiedene Ausgänge steuern. Hauptziel der Arbeit ist es, die Phasenverschiebung in den Phasenschiebern, die notwendig ist, um alle Ausgänge ansteuern zu können, für unterschiedliche EMZS zu berechnen. Dabei soll die geringstmögliche Phasenverschiebung gefunden werden, da so die Übertragungsverluste minimiert werden können. Mithilfe der Transfer-Matrizen können die Phasenbeziehungen innerhalb des EMZS untersucht werden und so die minimalen Phasenverschiebungen, die notwendig sind, um alle Ausgänge ansteuern zu können, berechnet werden. Es wird gezeigt, dass für einen 5 x 5 EMZS besonders geringe Phasenverschiebungen von 4p /5 notwendig sind. Anhand dieses Ergebnisses erfolgt die Untersuchung und Auslegung des 5 x 5 MMIs, sowie für weitere N x N MMIs. Für die Berechnung der Strahlengänge wird auf die Software FIMMPROP zurückgegriffen. - „Extrem rauscharmer Ladungsverstärker für schnellste Staubteilchen“
Zusammenfassung
Für Raumfahrtanwendungen wird ein rauscharmer Ladungserstärker in dieser Arbeit aufgebaut. Von großer Bedeutung für die Schaltungsentwicklung sind die Realisierung einer hohen Verstärkung im Betriebsfrequenzbereich von 10 kHz bis 50 MHz und die Rauschminimierung des Gesamtsystems. Der Entwicklungsprozess basiert auf den entsprechenden theoretischen Grundlagen über z.B. Kaskodenschaltung, Stromspiegel und äquivalente Rauschladung. Die notwendige Voraussetzung für ein rauscharmen Ladungsverstärker ist, eine geeignete Technologie mit optimalem Rauschverhalten zu wählen. Dabei werden verschiedende Halbleiterprozesse verglichen und schließlich wird die Technologie 65 nm-1,8 V-PSVT von STMicroelectronics als die ideale Option für den folgenden Entwurf gewählt. Bei der Schaltungsauslegung werden mehrere Bausteine eingesetzt. Der Entwurfprozess des rauscharmen Ladungsverstärkers wird unter den bestimmten Rahmenbedingungen, wie die Detektorkapazität von 5 pF und die Rückkopplungskapazität von 200 fF, berücksichtigt. Der Entwurf lässt sich mithilfe der Entwurfsanforderungen und der Simulationsergebnisse untersuchen. Als die Endergebnisse der Eingenschaften des entworfenen Verstärkers beträgt die Verstärkung bei 50 MHz ungefähr 53,91 dB, der Phasenrand ungefähr 82,32 Grad und die äquivalente Rauschladung ungefähr 129, 7 e$-$ auf. - „Redesign of an LNA for 5 GHz to 6 GHz Band“, Studienarbeit, Nr. 1051.
Zusammenfassung
In this work, a low noise amplifier (LNA) is designed for the 5 GHz WLAN band. The LNA includes an on-chip input transformer for impedance matching to switches at the input side which are also included in the evaluation of the circuit. For designing the LNA, preliminary analyses are conducted that focus on the transistor parameters transit frequency, maximum oscillation frequency and current density for lowest noise figure. With the results from these analyses, four basic LNA designs (common-emitter and cascode, each without and with an additional common-emitter output stage) are build and evaluated and the cascode topology is chosen for the final LNA design. Several input transformers are designed, simulated and evaluated to choose the appropriate one for the LNA design. The selected one is modeled for further investigations and ways to improve on-chip transformers are presented. The complete input signal path is built up and simulated step-by-step, with evaluation of changes in the key performance parameters after each step. These key performance parameters consist of the gain, input reflection coefficient, output reflection coefficient and noise figure. As the switches that are included in the signal path allow to bypass the LNA this offstate is also investigated regarding insertion loss and overall isolation. - „Operationsverstärkerschaltung zur Messung von Strömen im Nanoampere-Bereich“
Zusammenfassung
The following work discusses the desgin and characterization of an operational amplifier for measuring nano-ampere currents. Furthermore the work serves as a basis for the following built of an amplifier-circuit for a novel nano-acceleration-sensor. At the beginning theoretical calculations for choosing the right operational amplifier are made. The operational amplifier must have an minimal gain-bandwidth-product of 8.3 MHz, noise as low as possible and an output voltage range from 0 V to 5 V. Farther problems in layout development are shown and appropriate solving approaches are made. With help of various approaches it is possible to reduce the parasitic capacities of the circuit board to a value of 32 fF. The evaluation shows an achievable frequency of 44.2 kHz with an transimpedance of 108 V/A. The input referred noise with 15,2 fA/ $\surd$Hz is correspondingly low. - „Entwurf eines analogen 4:1-Multiplexers mit sehr hoher Bandbreite in einer 130 nm BiCMOS Technologie“
Zusammenfassung
Die größer werdende Nachfrage nach schnelleren Kommunikationssystemen mit höherer Bandbreite fordert die Entwicklung von sehr schnellen Digital-Analog-Wandlern. Die Abtastrate dieser Wandler ist stark begrenzt durch große Ausgangskapazitäten, da viele Schaltungselemente parallel am Ausgangsknoten hängen. Diese Arbeit befasst sich mit dem Entwurf eines analogen \glqqvier-zu-eins\grqq-Multiplexers in einer führenden 130 Nanometer BiCMOS Technologie. Der Multiplexer ermöglicht die Zeitverschachtelung von vier Digital-Analog-Wandlern. Dies erhöht die Abtastrate um Faktor vier, verglichen mit einem einzelnen Wandler. Zwei verschiedene Schaltungsvarianten werden erläutert. Dabei handelt es sich zum einen um einen monolithischen \glqqvier-zu-eins\grqq-Multiplexer und zum anderen um einen Multiplexer in Baumstruktur, der aus drei \glqqzwei-zu-eins\grqq-Multiplexern besteht. Die Baumstruktur zeigt große Vorteile bei hohen Abtastraten. Das Ergebnis dieser Arbeit ist ein analoger Multiplexerkern mit einer Abtastrate von 160 GSa/s und einer -3-dB-Bandbreite von mehr als 80 GHz. Die differentielle Ein- und Ausgangsspannungsamplitude beträgt 0,5 V. Auch bei hohen Abtastraten zeigt die Schaltung gute lineare Eigenschaften. So wird bei 3 GHz Signalfrequenz ein störfreier Dynamikbereich (SFDR) von über 40 dB und eine effektive Auflösung (ENOB) von 6,6 erreicht. - „Integrierter polarisationsteilender Gitterkoppler mit festem Glasfaseranschluss“, Bachelorarbeit, Nr. 1054.
Zusammenfassung
Die nachfolgende Bachelorarbeit beschäftigt sich im ersten Teil mit der Charakterisierung von mehreren zweidimensionalen polarisationsteilenden Gitterkopplern. Zwei Gitterkopplerarten werden hier betrachtet: nicht fokussierende und fokussierende zweidimensionale Gitterkoppler. Für diese Aufgabe wird ein vertikaler Messplatz mit dem Kopplungswinkel von 9◦ verwendet. Die Charakterisierung der besten optimierten fokussierenden Struktur ergibt eine maximale Ezienz von etwa −5,6 dB, wobei die Verluste, die durch die Taper entstehen, bei der Charakterisierung mitberücksichtigt sind. Danach werden die maximalen gemessenen Kopplungsezienzen dieser Koppler mit denen der Simulation verglichen. Als nächstes wird mithilfe eines passenden zweidimensionalen Gitterkopplers die kompakte Faserschnittstelle realisiert. Dazu soll die Glasfaserzuführung seitlich über dem Chip erfolgen. Anschlieÿend wird das Resultat in ein zuvor designtes Gehäuse eingebaut. Den Abschluss der Arbeit bildet die Charakterisierung des fertigen Aufbaus. - „Entwurf einer FPGA-basierten Messumgebung für Chips mit hochbitratiger paralleler Schnittstelle“, Masterarbeit, Nr. 1059.
Zusammenfassung
Diese Arbeit zeigt die Konzeption, Umsetzung und Analyse beim Entwurf einer auf Field Programmable Gate Array (FPGA)-basierenden Messumgebung für integrierte Schaltungen mit hochbitratiger paralleler Schnittstelle. Kapitel 2 beschreibt die typischen Probleme paralleler Schnittstellen. Es folgt eine genauere Betrachtung über metastabile Zustände innerhalb digitaler Systeme. Zudem sind heutige hochbitrate Übertragungssysteme umrissen. Die Systemübersicht zeigt den Messaufbau und welche Probleme bei der parallelen Datenübertragung in diesem speziellen Fall entstehen. Diese werden in den Kontext der Synchronisierung eingeordnet und ein erstes Vorgehen zur Problemlösung wird erläutert. Zudem sind die Schnittstellen auf Systemebene und zentralen Komponenten des Messaufbaus beschrieben. In Kapitel 5 sind die Abstraktion der durch das Messsystem eingebrachten Verzögerungen und wie diese in einem Algorithmus zur Kompensation eingebettet sind, gezeigt. Der ausgearbeitete Algorithmus wird in einer Architektur integriert, die auf einem FPGA umsetzbar ist. Es folgt eine Beschreibung des eingesetzten und implementierten Systembusses sowie des Protokolls zur Kommunikation mit dem Steuerrechner. Des Weiteren wird die Python-Steuersoftware erläutert. In Kapitel 6 sind die Module beschrieben, die am Systembus anliegen. Diese setzen die Synchronisierung um. Hierbei werden die Konzepte aus Kapitel 5 auf die Module übertragen. Es folgen die Messungen und Analyse der Messergebnisse des FPGA-Entwurfs. Es werden die Unterschiede vor und nach der Synchronisierung im Zeitbereich gezeigt. Eine Aussage über die Qualität der Abtastzeitpunktausrichtung liefern die Spektren. Eingebrachte Abtastfehler einzelner Bits zeigen die Auswirkung im Spektrum. - „Optimierung einer automatischen Verstärkungsregelung in einer 130 nm CMOS-Technologie“
Zusammenfassung
In der vorliegenden Arbeit geht es um die automatische Verstärkungsregelung (AGC) im Empfängersystem. Eine AGC besteht aus Verstärker mit einstellbarer Verstärkung (VGA), Gleichtaktregler, Demodulator, Entscheider und Regler. Zunächst werden die theoretischen Grundlagen diese Komponente erklärt. Dann werden die Funktionen der einzelnen Komponente der AGC vorgestellt. Dann wird der Regler beschrieben, da der Regler eine wichtige Rolle in der VGA spielt. In der Arbeit werden insgesamt drei Regler vorgestellt und verglichen. Anschließend können auch unterschiedliche Auslegungen des AGC-Systems dargestellt werden. Diese Auslegungen sind mit unterschiedlichen Komponenten und verschiedenen Schaltplan aufgebaut. Nach dem Vergleich der allen Auslegungen wird eine beste Auslegung festgelegt. - „Simulation von Sub-Wellenlängen-Wellenleitern“, Bachelorarbeit, Nr. 1052.
Zusammenfassung
Die vorliegende Bachelorarbeit befasst sich mit der Simulation von Sub-Wellenlängen-Wellenleitern. Sub-Wellenlängen-Wellenleiter sind dielektrische Wellenleiter, die als Bragg-Gitter ausgeführt sind, also eine periodische Variation des Brechungsindex aufweisen. Bragg-Gitter haben Wellenlängenbereiche unterhalb der Abmessungen des Wellenleiters, in denen sie einfallendes Licht nahezu vollständig reflektieren. In der Nähe dieser Bandlücken entsteht Slow-Light. Die Verlangsamung des Lichts erlaubt es, kompaktere Modulatorarme in Mach-Zehnder-Modulatoren herzustellen und die erforderliche Spannung zur Modulation zu reduzieren. Kern dieser Arbeit ist die Entwicklung und Verifizierung einer Simulationsmethodik zur Simulation von Sub-Wellenlängen-Wellenleitern. Die Simulationsergebnisse werden mit Messungen vorhandener Strukturen verglichen. Es zeigt sich eine gute Übereinstimmung. Abschließend wird der Füllfaktor eines Wellenleiters zur Optimierung variiert. Es zeigt sich, dass ein Kompromiss zwischen Gruppengeschwindigkeit und Bandbreite gefunden werden muss. Eine Verringerung der Gruppengeschwindigkeit auf 1/18 der Vakuumlichtgeschwindigkeit ist nur über einem Bereich von wenigen Nanometern zu beobachten, wohingegen eine Verringerung auf 1/6 über einen Bereich von ca. 60nm zu sehen ist. - „Entwurf und Optimierung eines rücksetzbaren, strahlungsharten Taktteilers mit Fehlerdetektion und zugehörigen Komponenten“, Bachelorarbeit, Nr. 1044.
Zusammenfassung
In dieser Bachelorarbeit wird der Entwurf eines strahlungsharten Taktteilers und der für die Strahlungshärte notwendigen Komponenten beschrieben. Zuerst werden die theoretischen Grundlagen der Teilchenstrahlung im Weltraum und ihre Effekte auf integrierte Schaltungen vorgestellt. Darauf folgt der Entwurf der strahlungsharten Komponenten. Diese sind hier ein Guard Gate, ein D-Flipflop und ein RS-Flipflop. Anschließend wird das neue Konzept des Taktteilers vorgestellt, das einen bereits vorhandenen alten Entwurf um Rücksetzmöglichkeiten und eine Fehlererkennung erweitert. Dieses neue Konzept wird mithilfe der strahlungsharten Komponenten für den Einsatz im Weltraum optimiert und entworfen. Abschließend werden Simulationsergebnisse vorgestellt. Die entworfenen Komponenten und der Taktteiler funktionieren wie gewünscht. Im Taktteiler entstehende Fehler werden in weniger als 1 ns erkannt. Außerdem ist der Taktteiler wie gefordert rücksetzbar und läuft nach einem Reset zuverlässig an. - „Operationsverstärkerschaltung zur Messung von Strömen im Nanoampere-Bereich“, Forschungsarbeit, Nr. 1042.
Zusammenfassung
The following work discusses the desgin and characterization of an operational amplifier for measuring nano-ampere currents. Furthermore the work serves as a basis for the following built of an amplifier-circuit for a novel nano-acceleration-sensor. At the beginning theoretical calculations for choosing the right operational amplifier are made. The operational amplifier must have an minimal gain-bandwidth-product of 8.3 MHz, noise as low as possible and an output voltage range from 0 V to 5 V. Farther problems in layout development are shown and appropriate solving approaches are made. With help of various approaches it is possible to reduce the parasitic capacities of the circuit board to a value of 32 fF. The evaluation shows an achievable frequency of 44.2 kHz with an transimpedance of 108 V/A. The input referred noise with 15,2 fA/ √Hz is correspondingly low. - „Design of a High-Speed Clock Regeneration Circuit for a 128 GS/s Analog Demultiplexer“
Zusammenfassung
Abstract In this master thesis, a high-speed clock regeneration circuit for a 128 GS/s analog demultiplexer is designed in a 250 nm SiGe BiCMOS technology from Infineon Technologies and verified on RLC extracted post-layout level. The gain and bandwidth of the designed clock regeneration circuit are 32 dB and 76 GHz respectively. The peak-to-peak jitter is determined as 98.99 fs and the overall power consumption of the clock recovery to 366.1 mW. Since the analog demultiplexer requires two additional 32 GHz clocks phase shifted by 90◦, a frequency divider by 2 (FD/2) is integrated within the clock regeneration circuitry. Within this thesis, two amplifier architectures are considered and studied for the clock regeneration circuit. At first, the design of Cherry Hooper (CH) amplifiers with emitter feedback and then Differential amplifiers (DA) with inductive peaking are schematically studied and compared against each other in B11HFC technology by Infineon Technologies. The CH amplifier is designed with emitter feedback for bandwidth enhancement. The inductor design of the differential amplifier is carried out using Momentum simulator 7.6.1 within Cadence Virtuoso IC 6.1.6. The peakto-peak output voltage swing is measured at 500 mV. On simulation level, though CH amplifiers with emitter feedback provides high gain and consumes less area for higher order amplifiers, they produce a strong roll-off gain at larger frequencies when a stronger negative feedback is chosen and attains less bandwidth for higher order amplifiers. On the other hand, DA with inductive peaking provide a significant increase in bandwidth with less power consumption than CH amplifiers. Also they provide smaller gain roll-off at higher frequencies with comparable gain peaking than CH amplifiers which makes them efficient to regenerate the clock signals beyond the 3 dB bandwidth point. Due to these reasons, the Differential amplifier with inductive peaking is chosen over Cherry Hooper amplifier with emitter feedback in this master thesis for designing the Clock regeneration circuit. - „Entwurf und Optimierung eines rücksetzbaren, strahlungsharten Taktteilers mit Fehlerdetektion und zugehörigen Komponenten“
Zusammenfassung
In dieser Bachelorarbeit wird der Entwurf eines strahlungsharten Taktteilers und der für die Strahlungshärte notwendigen Komponenten beschrieben. Zuerst werden die theoretischen Grundlagen der Teilchenstrahlung im Weltraum und ihre Effekte auf integrierte Schaltungen vorgestellt. Darauf folgt der Entwurf der strahlungsharten Komponenten. Diese sind hier ein Guard Gate, ein D-Flipflop und ein RS-Flipflop. Anschließend wird das neue Konzept des Taktteilers vorgestellt, das einen bereits vorhandenen alten Entwurf um Rücksetzmöglichkeiten und eine Fehlererkennung erweitert. Dieses neue Konzept wird mithilfe der strahlungsharten Komponenten für den Einsatz im Weltraum optimiert und entworfen. Abschließend werden Simulationsergebnisse vorgestellt. Die entworfenen Komponenten und der Taktteiler funktionieren wie gewünscht. Im Taktteiler entstehende Fehler werden in weniger als 1 ns erkannt. Außerdem ist der Taktteiler wie gefordert rücksetzbar und läuft nach einem Reset zuverlässig an. - „Integration von Laserdioden in integriert-optische Systeme“
Zusammenfassung
Die nachfolgende Masterarbeit befasst sich mit der Integration von Laserdioden in integriert-optische Systeme. Hierfür wird ein Messingblock mit einem Messaufbau zusammen entwickelt, der einen Einkoppelwinkel der Laserdiode von 12◦ sicherstellen soll. Die Laserdiode wird auf den Messingblock montiert und mit Hilfe einer Halterung in einen Messplatz integriert. Mit den am Messplatz vorhandenen Justiereinheiten wird die Laserdiode über einen Gitterkoppler positioniert und samt Messingblock auf den Chip geklebt. Die Koppelverluste liegen bei 22 dB. In dieser Arbeit wird gezeigt, dass diese theoretisch mit verbesserten Justiereinheiten auf bis zu 3 dB reduziert werden können. Die Simulationen basieren dabei auf der Software CAMFR. Es wird gezeigt, dass die Gitterkoppler für Laserstrahlung aus einer Laserdiode geeignet sind und nicht modiziert werden müssen. - „Entwurf eines analogen 4:1-Multiplexers mit sehr hoher Bandbreite in einer 130 nm BiCMOS Technologie“, Forschungsarbeit, Nr. 1047.
Zusammenfassung
Die größer werdende Nachfrage nach schnelleren Kommunikationssystemen mit höherer Bandbreite fordert die Entwicklung von sehr schnellen Digital-Analog-Wandlern. Die Abtastrate dieser Wandler ist stark begrenzt durch große Ausgangskapazitäten, da viele Schaltungselemente parallel am Ausgangsknoten hängen. Diese Arbeit befasst sich mit dem Entwurf eines analogen „vier-zu-eins“-Multiplexers in einer führenden 130 Nanometer BiCMOS Technologie. Der Multiplexer ermöglicht die Zeitverschachtelung von vier Digital-Analog-Wandlern. Dies erhöht die Abtastrate um Faktor vier, verglichen mit einem einzelnen Wandler. Zwei verschiedene Schaltungsvarianten werden erläutert. Dabei handelt es sich zum einen um einen monolithischen „vier-zu-eins“-Multiplexer und zum anderen um einen Multiplexer in Baumstruktur, der aus drei „zwei-zu-eins“-Multiplexern besteht. Die Baumstruktur zeigt große Vorteile bei hohen Abtastraten. Das Ergebnis dieser Arbeit ist ein analoger Multiplexerkern mit einer Abtastrate von 160 GSa/s und einer -3-dB-Bandbreite von mehr als 80 GHz. Die differentielle Ein- und Ausgangsspannungsamplitude beträgt 0,5 V. Auch bei hohen Abtastraten zeigt die Schaltung gute lineare Eigenschaften. So wird bei 3 GHz Signalfrequenz ein störfreier Dynamikbereich (SFDR) von über 40 dB und eine effektive Auflösung (ENOB) von 6,6 erreicht. - „Untersuchung und Entwurf von Schnittstellen und Schutzkonzepten gegen elektrostatische Entladungen für 28-nm-CMOS-Schaltungen“, Bachelorarbeit, Nr. 1045.
Zusammenfassung
In der vorliegenden Arbeit werden Schnittstellen und Schutzkonzepten gegen elektrostatische Entladung für eine CMOS-Schaltung mit Gatelänge von 28 nm untersucht und entworfen. Der ESD-Puls wird von HBM(Human body model) mit 1kV Spannungsquelle erzeugt und an die Schutzschaltung angelegt. Das Schutzkonzept wurde vom Halbleiterhersteller STMicroelectronics entwickelt. Nach der Simulation auf Schaltplanebene wurde das Schaltungslayout angefertigt. Im Folgeschritt wurden parasitäre Effekte aus dem Layout extrahiert, anschließend wurden die Simulationen sowohl auf der Schaltplanebene alsn auch auf der Layoutebene miteinander verglichen. Dabei wurde festgestellt, dass die parasitären Kapazitäten einen vernachlässigbar kleinen Einfluss auf das Layout haben. Bei Berücksichtigung der parasitären Widerstände im Layout wurde festgestellt, dass im Gegensatz zur Simulation der Schaltungsebene höhere Spannungsamplituden auftreten. Die Simulationen haben gezeigt, dass die Schutzschaltungen ihre Aufgabe sowohl auf die Schaltplanebene als auch auf der Layoutebene zufriedenstellend erfüllen und den ESD-Puls abbauen. Im normalen Betriebsfall hat aber die Schaltung hinsichtlich der Stromaufnahme einen Nachteil, dieser zeigt sich in Form von hohen Leckströmen in den ESD-Schutzschaltungen für die Eingangssignale. - „Extrem rauscharmer Ladungsverstärker für schnellste Staubteilchen“, Forschungsarbeit, Nr. 1043.
Zusammenfassung
Für Raumfahrtanwendungen wird ein rauscharmer Ladungserstärker in dieser Arbeit aufgebaut. Von großer Bedeutung für die Schaltungsentwicklung sind die Realisierung einer hohen Verstärkung im Betriebsfrequenzbereich von 10 kHz bis 50 MHz und die Rauschminimierung des Gesamtsystems. Der Entwicklungsprozess basiert auf den entsprechenden theoretischen Grundlagen über z.B. Kaskodenschaltung, Stromspiegel und äquivalente Rauschladung. Die notwendige Voraussetzung für ein rauscharmen Ladungsverstärker ist, eine geeignete Technologie mit optimalem Rauschverhalten zu wählen. Dabei werden verschiedende Halbleiterprozesse verglichen und schließlich wird die Technologie 65 nm-1,8 V-PSVT von STMicroelectronics als die ideale Option für den folgenden Entwurf gewählt. Bei der Schaltungsauslegung werden mehrere Bausteine eingesetzt. Der Entwurfprozess des rauscharmen Ladungsverstärkers wird unter den bestimmten Rahmenbedingungen, wie die Detektorkapazität von 5 pF und die Rückkopplungskapazität von 200 fF, berücksichtigt. Der Entwurf lässt sich mithilfe der Entwurfsanforderungen und der Simulationsergebnisse untersuchen. Als die Endergebnisse der Eingenschaften des entworfenen Verstärkers beträgt die Verstärkung bei 50 MHz ungefähr 53,91 dB, der Phasenrand ungefähr 82,32 Grad und die äquivalente Rauschladung ungefähr 129, 7 e− auf. - „Entwicklung eines logarithmischen Verstärkers mit mehr als 80 dB Dynamikumfang“
Zusammenfassung
In dieser Arbeit wird die Entwicklung eines echten, rauscharmen, logarithmischen Spannungsverstärkers mit mehr als 80 dB Dynamikumfang für Raumfahrtanwendungen beschrieben. Angefangen von der theoretischen Betrachtung von analogen Verstärkergrundschaltungen werden die 3 meistverwendeten Schaltungstopologien zur Approximation von logarithmischen Übertragungsverläufen analysiert und für den Einsatz des zu entwerfenden Verstärkers bewertet. Mithilfe dieser Topologien wird die logarithmische Übertragungsfunktion durch lineare Approximation nachgebildet. Nach der Wahl der geeigneten Topologie wird ein mathematischer Vergleich herangezogen, der die Differenz der sukzessiven Approximation zu einer idealen logarithmischen Kennlinie untersucht. Es wird festgestellt, dass ab 10 Stufen die Differenz für den betrachteten Ausgangssignalbereich von 10 µV bis 1 V stets \textless 1 dB ist. Im nächsten Schritt wird die Funktionen für eine Stufe abgeleitet, Kriterien zur Dimensionierung der Bauelemente aufgestellt und durch Unterteilung in Subschaltungen umgesetzt. Eine Stufe besteht aus einem Kernverstärker, dessen Aufgabe es ist, das Eingangssignal stets mit einem Faktor von 2,49 zu verstärken und einem Limitierer, der diese Verstärkung auf einen Eingangssignalbereich von 0,1 V begrenzt. Der finale Entwurf des Verstärkers in CMOS-Technologie aus 10 Stufen, die in der Parallel-Summation-Topologie realisiert ist, deckt sich sehr gut mit der mathematischen Approximation. Abweichungen sind auf \textless 0,3 dB beschränkt. Im betrachteten Frequenzbereich von 7 Hz- 300 kHz weist eine Stufe ein eingangsbezogenes Rauschen von 23,4 µVrms bei einer Gesamtleistungsaufnahme von 44,45 mW auf.
2017
- „Bandbreitenoptimierung von Gitterkopplern“, Forschungsarbeit, Nr. 1015.
Zusammenfassung
Diese Forschungsarbeit beschäftigt sich mit der Bandbreitenoptimierung von Gitterkopplern, bestehend aus Silizium und Siliziumdioxid, mit einem Metallreflektor. Dazu werden drei Effizienzen der aktuellen Struktur für ein Gitterkopplerdesign bei jeweils unterschiedlicher Wellenlänge berechnet und mittels geeigneter mathematischer Terme, sowie einem bereits vorhandenen Optimierungsalgorithmus, auf eine hohe Bandbreite hin optimiert. Die so optimierten aperiodischen Gitterkoppler erreichen eine 1 dB Bandbreite von bis zu 109,33 nm bei einer maximalen Effizienz von -4,49 dB. - „Studie zu einem rauscharmen Ladungsverstärker mit anpassbarer Eingangsstufe“, Forschungsarbeit, Nr. 1036.
Zusammenfassung
Diese Arbeit befasst sich mit der Untersuchung eines Konzepts eines rauscharmen, anpassbaren Ladungsverstärkers. Hierzu erfolgt zunächst eine Identifizierung der auftretenden Rauschquellen durch theoretische Betrachtungen. Weiter wird das Potential einer möglichen Idee aufgezeigt und ein Worst-Case-Szenario ermittelt. Dieses Szenario bildet die Basis des gesamten Verstärkerentwurfs. Nach den Betrachtungen folgt der endgültige Schaltungsentwurf auf Schaltplanebene. Hierbei wird darauf geachtet, dass die Werte aus dem Szenario nicht überschritten werden. Die Schaltung besteht aus drei unterschiedlichen Ladungsverstärkern, deren Eingangstransistoren getrennt für sich auf die Detektorkapazitäten angepasst sind. Die Berechnungen und Entwürfe sind für Detektorkapazitäten der Größen 1 pF, 5 pF und 25 pF ausgelegt. Zusätzlich beinhaltet der Schaltungsentwurf notwendige Schalttransistoren für die Ansteuerung der Ladungsverstärker. Eine weitere Untersuchung berücksichtigt das Rauschverhalten dieser Schalter und die Betrachtung der optimalen Dimensionierung mit anschließender Umsetzung. Die Stabilität der Schaltung ist in allen Konfigurationen sichergestellt, indem jeweils ein Phasenrand von mehr als 50° eingehalten wird. Die verwendete Technologie ist ein 350nm-CMOS Prozess mit der für diese Problemstellung geringen Rauschleistung. Der endgültige Schaltungsentwurf ist auf den Frequenzbereich 10 kHz bis 10 MHz ausgelegt, sodass sich in diesem Frequenzbereich die äquivalenten Rauschladungen ( = 1pF) = 103e, ( = 5pF) = 119,2e und ( = 25pF) = 220,8e einstellt. Diese s übersteigen die äquivalenten Rauschladungen für eine nicht optimierte Auslegung der Ladungsverstärker um bis zu 198,11\% und im besten Fall um nur 4,05\%. Die Tendenz zeigt eine Funktionalität des Konzepts für Ladungsverstärker mit einer Detektorkapazität > 25pF. Für den untersuchten Fall erweist sich das betrachtete Verfahren als ungeeignet. - „Laserkristallisation von Germanium für Infrarot-Fotodioden“, Forschungsarbeit, Nr. 1037.
Zusammenfassung
In dieser Arbeit werden polykristalline Germaniumschichten durch Laserkristallisation epitaktisch gewachsen und charakterisiert. Mit diesen hergestellten Schichten werden im Weiteren einfache Metall-Halbleiter-Metall Fotodioden demonstriert. Dazu wird zuerst eine 120 nm dicke Germaniumschicht thermisch auf das Substrat aufgedampft. Diese wird anschließend durch einen Laserstrahl aufgeschmolzen, was zu einer Rekristallisation f¨uhrt. Im Rahmen dieser Arbeit wird der Prozess auf verschiedenen Substraten, wie Silizium- und Silizium-Auf-Isolator-Substraten, durchgef¨uhrt. Die Qualit¨at der unterschiedlichen Proben wird in Abh¨angigkeit der verwendeten Prozessparameter optisch und mit der Ramanspektroskopie untersucht. Das beste Ergebnis f¨ur die Rekristallisation auf dem Silizium-Auf-Isolator-Substrat liefert die mit einer Laserpulsenergiedichte von EP = 0, 83 J/cm2 bestrahlte Probe. Anschließend werden Aluminiumkontakte auf der Oberfl¨ache dieser Probe aufgedampft. Dies f¨uhrt zu der Bildung von zwei entgegen gepolten Schottky-Dioden aus Germanium. Diese Struktur ist auch als oberfl¨achenkontaktierte Metall-Halbleiter-Metall-Fotodiode bekannt. Solche Strukturen k¨onnen zur Detektion von Strahlung im Bereich der Kommunikationswellenl¨angen eingesetzt werden, da Germanium Licht im infraroten Bereich absorbieren kann. Bei den in dieser Arbeit hergestellten Dioden wird eine differentielle optische Empfindlichkeit von etwa Rdiff = 9, 9mA/W gemessen. Nach Optimierung des Diodendesigns und einer besseren Einkopplung der Strahlung in die Diode, sind die mit diesem Prozess hergestellte Dioden ein guter Kandidat f¨ur auf Silizium-Auf-Isolator-Substraten integrierbaren Fotodetektoren. - „Entwurf eines limitierenden Verstärkers für 27 MHz in einer 130 nm CMOS Technologie“, Bachelorarbeit, Nr. 1030.
Zusammenfassung
Der Entwurf eines integrierten limitierenden Verstärkers (LiA) in einer 130 nm CMOS-Technologie für 27 MHz wird in der vorliegenden Arbeit beschrieben. Der LiA ist im Empfangspfad einer energieeffizienten Empfängerschaltung, die im Rahmen des Forschungsprojekts „Komplexe Systeme in Folie“ (KoSiF) untersucht wurde, untergebracht. Nach der Vorstellung des Forschungsprojekts, werden die theoretischen Grundlagen beschrieben, die für den Entwurf eines limitierenden Verstärkers von Bedeutung sind. Die enthaltenen Komponenten werden vorgestellt, sowie die zum Verständnis wichtigen mathematischen Zusammenhänge und hilfreichen Gleichungen motiviert und hergeleitet. Aufbauend auf dem theoretischen Fundament, werden drei Verstärkerkonzepte vorgestellt. Der ausführlichen Beschreibung des jeweiligen Konzepts folgt die Beschreibung des Entwurfs mit detaillierten Kennwerten der einzelnen Komponenten. Die jeweiligen Simulationsergebnisse runden die Beschreibung des Verstärkerkonzepts ab. Ausgehend von den Simulationsergebnissen werden nach Beschreibung der Simulationsprinzipien, die drei Konzepte hinsichtlich definierter Kenngrößen verglichen und vor dem Hintergrund der Aufgabenstellung bewertet. Es folgen die Auswahl eines Konzepts und der Entwurf einer Verstärkerkaskade. Nach Optimierung derselben, werden die Simulationsergebnisse vorgestellt und zur Bewertung mit den Zielspezifikationen verglichen. Dieser Vergleich führt zur Auswahl eines Konzept und der Dimensionierung einer Verstärkerkaskade hinsichtlich aller geforderten Parameter. Die Zielspezifikationen waren je Verstärkerstufe neben einer Stromaufnahme kleiner 10 µA, bei einer Versorgungsspannung von 1,2 V die DC-Verstärkung des LiA von größer 60 dB. Der in dieser Arbeit realisierte LiA hat eine Stromaufnahme von nur 6 µA je Stufe und eine DC-Verstärkung von 72,2 dB. Der limitierende Verstärker ist erfolgreich entworfen worden. - „Entwurf analoger Schaltungskomponenten für einen Faltungs- und Interpolations-Analog/Digital-Umsetzer“, Masterarbeit, Nr. 1022.
Zusammenfassung
Am Institut für Elektrische und Optische Nachrichtentechnik wurde ein Analog/Digital-Umsetzer für Radaranwendungen entwickelt, welcher in eine neue BiCMOS-Technologie transferiert wird um eine doppelt so hohe Umsetzungsrate zu erzielen. In dieser Arbeit werden die analogen Umsetzer-Stufen des ADC4 behandelt. Durch verschiedene Simulationen kann gezeigt werden, dass es aufgrund Neudimensionierung der Schaltpläne möglich ist, die Anforderungen der betrachteten Komponenten zu erfüllen. Ebenfalls werden die Ergebnisse größtenteils durch die aus den Schaltplänen resultierenden Layouts bestätigt. Zudem kann allein in den betrachteten analogen Komponenten eine enorme Leistungseinsparung gegenüber dem Vorgänger erzielt werden. Allerdings werden bei Simulationen des gesamten A/D-Umsetzers weitere wichtige Komponenten, welche die Ergebnisse der Linearität stark beeinflussen können, als ideal betrachtet. Ob mit den erzielten Ergebnissen auch die Zielspezifikationen des realen A/D-Umsetzers erfüllt werden, muss in weiterführenden Simulationen mit ausschließlich realen Komponenten durchgeführt werden.
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Markus Grözing
Dr.-Ing.Arbeitsgruppenleiter IC-Entwurf