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Institut für Elektrische und Optische Nachrichtentechnik
Lehre
Studentische Arbeiten

Studentische Arbeiten

Aktuell am INT angebotene Bachelor-, Forschungs- und Masterarbeiten

Das INT bietet interessierten Studierenden die Möglichkeit, ihre Abschlussarbeiten in zukunftsorientierten Forschungsprojekten im Bereich der integrierten elektrischen und photonischen Schaltungsentwicklung zu absolvieren.

Aufgrund der COVID-19 Pandemie können die Themen bei Eignung auch per Remotezugriff bearbeitet werden.

Allgemeine Themen/General topics

Analoge Berechnung Künstlicher Neuronaler Netze (BA/FA/MA)

Hintergrund

Anwendungen der künstlichen Intelligenz mit künstlichen neuronalen Netzen (KNN) haben in den letzten Jahren Einzug in immer mehr Bereiche des Lebens gehalten. Das betrifft auch mobile Anwendungen mit begrenzten Energiereservoirs, weshalb die Energieeffizienz von KI-Beschleunigern eine entscheidende Rolle spielt. Analoge Implementierungen rücken hierbei in den Fokus, da diese erhebliche Energiesparpotentiale aufweisen. Durch die Betrachtung der elektrischen Spannungen und Ladungen als wertkontinuierliche analoge Größen kann die für die Inferenz notwendige Energie im Vergleich zur üblichen digitalen Berechnung theoretisch um mind. eine Größenordnung reduziert werden.
Erste Arbeitsgruppen konnten bereits die Berechnung einfacher KNNs mithilfe solcher Mischsignalsysteme demonstrieren, bei denen der Speicher der Gewichte normalerweise innerhalb der Rechenmatrix platziert wird. Bis zur praktischen Anwendbarkeit sind allerdings noch erhebliche Herausforderungen zu meistern. Die analoge Berechnung künstlicher neuronaler Netze stellt somit einen extrem spannenden Forschungsbereich dar.
Am INT arbeiten wir an einem entsprechenden System, das auf der Addition und Auswertung von Ladungen basiert und das weitaus effizienter sein soll als das menschliche Gehirn. Dafür suchen wir sehr gute Studierende, die auf der
Ebene der Schaltungstechnik und Modellierung an der Weiterentwicklung des Konzepts mitarbeiten.

Mögliche Themen

Modellierung der analogen Rechenmatrix in Python und Tensorflow.
Weiterentwicklung und Layout der analogen Schaltungselementen der Rechenmatrix.
Entwurf von sehr energieeffizienten und flächeneffizienten A/D-Umsetzern.
Entwicklung von Strategien auf der Architekturebene zur flexiblen Anpassung der Rechenmatrix an verschiedene KNNs.
Entwicklung von Strategien zur Reduzierung bzw. Kompensation von Mismatch, auf der Systemebene, der Schaltungsebene oder der Softwareebene.

Hilfreiche Lehrveranstaltungen (abhängig vom konkreten Thema und dem Typ der Arbeit)

Fachpraktikum „Grundlagen Integrierter Schaltungen”
Verstärkertechnik I
Circuit Design in Nanometer Scaled CMOS
Grundlagen integrierter Schaltungen
Integrierte Mischsignalschaltungen
Deep Learning (ISS)

Kontakt und weitere Infos

Ansprechpartner

Detailbeschreibung

Mehrstufiger HF-Schaltverstärker in FDSOI-CMOS Technologie (BA/FA/MA)

Volldigitales Senderkonzept mit digitalem Pulsweiten- und Pulspositions-Modulator (DPWPM), Schaltverstärker (SMPA) und Bandpass-Rekonstruktionsfilter

Foto: IEEE

Art der Arbeit

Schaltungsentwurf/Simulation
Schaltungslayout
HF-Systemsimulation

Hintergrund

Um gleichzeitig die Effizienz und Linearität von hochfrequenten Leistungsverstärkern für Drahtlos- und Mobilgeräte zu verbessern, wird am INT der Ansatz eines volldigitalen Senderkonzepts verfolgt. Im Rahmen des von der DFG geförderten Forschungsprojekts „Hochfrequente Mehrstufen-Schaltverstärker im pulspositions- und pulsweitenmodulierten Betrieb zur effizienten Leistungsverstärkung von breitbandigen Mobilfunksignalen“ sollen dazu mehrstufige Schaltverstärker (ML-SMPA) in einer modernen FDSOI-CMOSTechnologie erforscht werden. Um den Dynamikbereich des Schaltverstärkers zu verbessern, wird die Amplitude des gefilterten HF-Signals zusätzlich zur Pulsweite in diskrete Ausgangsspannungs- (ML-VM-SMPA) oder Ausgangsstromstufen (ML-CM-SMPA) kodiert.

Aufgabenstellung

Abhängig vom Stand des Forschungsprojekts und der Art der Arbeit liegt der Schwerpunkt auf dem Entwurf eines mehrstufigen Schaltverstärkers mit Layout in Cadence IC, dem Entwurf von transformatorbasierten Netzwerken zur Leistungsaddition und Impedanzanpassung in ADS Momentum oder der Ansteuerung des Verstärkers. Gegebenenfalls sind Simulationen und Untersuchungen auf Systemebene in Matlab möglich.

Voraussetzungen

Kenntnisse über CMOS-Schaltungen
Grundkenntnisse über Hochfrequenztechnik

Ansprechpartner

Manuel Wittlinger

Detailbeschreibung

Passive Siliziumnitrid-Bauelemente für integrierte optische Sensoren (BA/FA/MA)

Art der Arbeit

Simulation von passiven integrierten photonischen Bauelementen
Design und Dimensionierung der Bauelemente auf Maskenebene
Vergleich der Simulationen mit selbstdurchgeführten Messungen

Hintergrund

Um in der Zukunft miniaturisiertephotonische Bauelemente auf dem Gebiet der Sensorik einzusetzen, sollen am INT passive Einzelkomponenten entworfen werden, die durch geringe optische Verluste und hohe Effizienzen besonders kompakte und empfindliche Sensorik ermöglichen. Zukünftig sollen diese Einzelkomponenten Bestandteil von komplexen integrierten photonischen Schaltungen sein und können damit aufgrund ihrer geringen Größe unter anderem als Grundlage für neuartige Bio-Sensoren dienen. Krankheiten könnten gegebenenfalls schneller festgestellt und Wasseruntersuchungen einfacher durchgeführt werden. Eine dafür potenziell geeignete Materialplattform ist die CMOS-kompatible Siliziumplattform in Verbindung mit Siliziumnitrid. Wellenleiter aus Siliziumnitrid anstatt aus reinem Silizium sind in der nahen Vergangenheit durch geringe Wellenleiterverluste und einen großen spektralen Durchlassbereich hervorgestochen. Durch die Erforschung von integrierten Bauelementen aus reinem Silizium am INT kann beider Entwicklung auf ein breites Vorwissen im Bereich Simulation, Design und Messtechnik zurückgegriffen werden.

Aufgabenstellung

Für die ersten Versuche im Si₃N₄-Materialsystem sollen die drei passiven Komponenten einmodiger Wellenleiter, Gitterkoppler und 3dB-Signalteiler bei verschiedenen Wellenlängen untersucht und simuliert werden. Anschließend sollen die untersuchten Bauelemente dimensioniert und ein Layout mit den resultierenden Geometrien mithilfe der Software Cadence entworfen werden. Vergleichsmessungen sollen bei rechtzeitiger Fertigung des photonischen Chips die Simulationen verifizieren und Optimierungsmöglichkeiten aufzeigen. Außerdem soll eine Literaturrecherche gängige Detektionsmechanismen aus der integrierten Photonik vorstellen. Erste Teststrukturen mit Ringresonatoren können im Anschluss entworfen werden.

Voraussetzungen

Interesse an neuen Entwicklungen im Bereich der Photonik
Grundlagen in Optoelektronik, Halbleitertechnologieoder Optik wünschenswert
Vorkenntnisse in der Siliziumphotonik von Vorteil
Selbstständige Arbeitsweise

Ansprechpartner

Niklas Hoppe

Detailbeschreibung

Spezifische Themen/Specific topics

Characterization of optical silicon nitride components for integrated sensors (BA/FA/MA)

Foto: V. Leitz

Type of work

Simulation of optical components
Optical measurements / metrology
Characterization of photonic assemblies
Layout design

Background

INT develops integrated optical systems for communications engineering and sensors in CMOS-compatible technologies. Light is coupled into the chip from a glass fiber using grating couplers and then conducted through very fine silicon waveguides or silicon nitride waveguides (approx. 300 nm x 250 nm) to other components.
Sensors and analysis methods in medicine and biology mainly work with wavelengths in the visible spectral range. Here, silicon nitride technology is a promising technology to guide and optically process the light.
An important part of our research is the characterization and further development of optical components in the visible spectral range (488 nm and 532 nm). A wide variety of components and structures with dimensions ranging from several micrometers to a few hundred nanometers can be the focus of the work.

Task

The starting point is an already existing library of photonic components was developed at INT. This is to be adapted for the spectral range described above and the optical behavior of the components is to be calculated simulative. A subsequent optical transmission measurement with manufactured structures at different wavelengths gives experimental information about their real behavior. The comparison between simulation and measurement then validates the model used. The aim of the work is to create a characterization as comprehensive as possible of the components in silicon nitride technology for the visible spectral range. Building on this, more complex systems can be examined and first designs that can be used in optofluidic experiments can be created.

The thesis may be prepared in English or German.

Requirements

Interest in new developments in the field of photonics
Basics in optoelectronics, semiconductor technology or optics required
Independent way of working

Contact

Detailed Description

Investigation on Coupling Structures Between a Strip Waveguide and a Slot Waveguide with Slabs (FA)

Figure 1: Examples of coupling structures between a strip and a slot waveguide with slabs. (a) Butt coupling. (b) Tapered transition

Foto: R. Palmer et al., “Low-Loss Silicon Strip-to-Slot Mode Converters,” IEEE Photonics Journal, vol. 5, no. 1, pp. 2200409-2200409, Feb. 2013.

Type of work

Evaluating different structures for coupling
3D simulation in RSoft/CST
Designing layouts for the investigated coupling structures with Cadence

Background

Optical communication provides high bandwidths to deal with today’s demand of increasing data rates. One of the key components is the Mach-Zehnder modulator (MZM), which is responsible for modulating the optical carrier. By utilizing the Pockels effect with the help of electro-optical organic compounds very efficient MZMs are implemented. While strip waveguides are commonly used in silicon photonics, slot waveguides come in handy due to the high field confinement of the optical mode inside the slot, which increases the modulation efficiency compared to a strip waveguide-based MZM. It is of great importance to have an efficient coupling between the strip waveguide and the slot waveguide. The easiest way is to use butt coupling, i.e. both waveguides don’t have any transition and are simply connected. With this kind of coupling reflections may occur, which distort the interference characteristic of an MZM and makes it difficult to evaluate the MZM’s performance. Therefore, new coupling structures shall be implemented.

Task

Evaluating and investigating new coupling structures between a strip and a slot waveguide with slabs is part of this thesis. The emphasis lies on reducing the reflections and small footprint. By using 3D simulation tools (RSoft or CST) their characteristics shall be estimated. In the end, a layout for the most promising structures shall be created in Cadence.

The thesis may be prepared in English or German.

Requirements

Basic knowledge in photonics
Independent way of working

Contact

Detailed Description

Surface Plasmon Polariton Modulator Based on Plasma Dispersion Effect (MA)

Fig. 1: Example of one arm of a Mach-Zehnder modulator, which uses the plasma dispersion effect (a). Mode profile of surface plasmon polariton mode (b).

Type of work

Evaluating the possibility of plasmonic waveguiding in desired structure
3D simulation in RSoft/CST
Optimizing the component regarding modulation efficiency and bandwidth

Background

Optical communication provides high bandwidths to deal with today’s demand of increasing data rates. It is still part of the research to improve the usage of these entire bandwidths. One limiting factor is the modulation of light with Mach-Zehnder modulators (MZM), which are not able to cover the provided frequency ranges. Using the principle of surface plasmon polaritons increases the bandwidth up to 500 GHz by utilizing the Pockels effect with the help of electro-optical organic compounds. Another electro-optical effect is the plasma dispersion effect, where the refractive index depends on the free charge carriers inside of semiconductors, which leads to modulation of the light. One benefit of this approach is the compatibility with standard CMOS fabrication processes. Hence, it is promising to further investigate this method.

Task

One main goal of the thesis is to verify and maintain the possibility of plasmonic waveguiding based on the structure in fig. 1. It is likely, that certain measures in the structure are necessary to accomplish this task. In a next step the modulation efficiency shall be increased by optimizing the doping configuration. At the end, further optimization shall be done with the emphasis on the bandwidth of the modulator.

The thesis may be prepared in English or German.

Requirements

Basics semiconductor physics
Advanced knowledge in photonics
Independent way of working

Contact

Detailed Description

Implementation of broadband matched loads for travelling wave electrodes in electro-optical Mach- Zehnder modulators (FA)

Example of one arm of a Mach-Zehnder modulator, which uses the plasma dispersion effect.

Type of work

Implementation of broadband matched loads for traveling wave electrodes based on a semiconductor process
3D simulation in CST Microwave Studio

Background

Electro-optic Mach-Zehnder modulators are one key component of today’s optical communication networks. With such modulators a monochromatic optical carrier is modulated by applying an electric field at radio frequencies. In general, a lot of modulator concepts use travelling wave electrodes, which are then terminated by a load matched to the characteristic impedance of the electrode in order to minimize reflections, which degrade the modulation efficiency. When characterizing integrated electrooptical modulators on a chip, the matched load is connected with a wafer probe, which increases the setup complexity. In order to reduce this complexity, matched loads on the chip shall be developed and implemented under the constraints of the available integrated photonics process.

Task

The main part of this thesis is to design and implement matched loads for travelling wave electrodes, which are realized as coplanar waveguides. The design takes place in 3D simulation with the software CST Microwave Studio supported by basic theoretical considerations. Besides the constraints of the available integrated photonics process, the emphasis lies on a large bandwidth of the loads.

The thesis may be prepared in English or German.

Requirements

Basic knowledge of radio frequency technology
Basics in photonics and semiconductor physics
Independent way of working

Contact

Detailed Description

Entwicklung einer Siliziumwellenleiter-Photodiode (FA/MA)

Art der Arbeit

Optisches Bauteildesign
Layout-Entwurf
System-Optimierung
Optische Messtechnik

Aufgabenstellung

Ziel dieser Masterarbeit ist die Simulation und der Entwurf möglicher Siliziumwellenleiter-Photodioden. Hierfür soll anhand einer Literaturrecherche zunächst ein aktueller Stand der Forschung ausgearbeitet werden. In einem nächsten Schritt gilt es, verschiedene Designs zu simulieren, zu designen und hinsichtlich ihrer Fertigungsmöglichkeiten, Empfindlichkeiten und Schnelligkeiten zu vergleichen. Das Institut für Mikroelektronik ermöglicht das Fertigen der Layouts, sodass die Photodioden gegebenenfalls charakterisiert werden können.

Voraussetzungen

Interesse an neuen Entwicklungen im Bereich der Photonik
Grundlagen in Optoelektronik, Halbleiter-Technologie oder Optik notwendig
Eigenständige Arbeitsweise

Ansprechpartner

Detailbeschreibung

Untersuchung von chipintegrierten optischen Modenkonvertern und -kombinierern (BA/FA/MA)

Modenkonverter

Art der Arbeit

Optisches Bauteildesign
Optische Simulationen
Layout-Entwurf
System-Optimierung
Optische Messtechnik

Aufgabenstellung

Ziel dieser Arbeit ist die Simulation und der Entwurf verschiedener Modenkonverter und -kombinierer. Hierfür soll anhand einer Literaturrecherche ein aktueller Stand der Forschung ausgearbeitet werden. In einem nächsten Schritt gilt es, verschiedene Designs zu untersuchen und hinsichtlich ihrer Effizienz und Bandbreite zu vergleichen. Das Institut für Mikroelektronik ermöglicht das Fertigen der Chips, sodass die Bauteile abschließend charakterisiert werden können. Dabei sollen für ein angepasstes Bauteildesign ebenfalls die Wellenleiter-Verluste der Mode zweiter Ordnung bestimmt werden.

Voraussetzungen

Interesse an neuen Entwicklungen im Bereich der Photonik
Grundlagen in Optoelektronik, Halbleiter-Technologie oder Optik notwendig
Eigenständige Arbeitsweise

Ansprechpartner

Detailbeschreibung

5-6 GHz 130 nm CMOS Current-Mode Class-D PA Design (BA/FA/MA)

Block diagram of CMPA (left), 3D view of the passives (right)

Type of work

RFIC-Design
Optimization of Transmitter
Development and dimensioning of an output matching circuit
Simulation and optimization
EM simulation of the passive devices

Description of Work

In the framework of the ongoing DFG project “FFlexcom”, fully integrated wireless communication systems on an ultra-thin, bendable and flexible packages are developed. In order to be embedded into flexible foil systems, the device must be small, mechanically flexible and therefore thin. Due to the thin chip in a flexible polyimide substrate, the maximum surface temperature is generally higher, as the polyimide substrate is a poor thermal conductor, hence, the heatspreader is necessary. However, the value of the passive devices is slightly varied due to the ground image current in the heatspreader. An approach to overcome this effect is the modification of theheatspreader.
In this project, we are working on the design of a complete transmitter in the 5-6 GHz frequency band on the thin substrate for IoT (Internet of Things) applications. A fully integrated class-A power amplifier (PA) in the 5-6 GHz frequency band has already been fabricated and successfully verified. The complete design of the transmitter system is currently fabricated.

The thesis covers the following tasks:

Current-mode Class-D PA (CMPA) redesign (with a cascode and differential structure) in 5-6 GHz frequency band,
Develop transformer based matching network,
Characterization, modelling and simulation of the transformer,
Explorative design of a 5 GHz to 6 GHz driver stage

Requirements

Knowledge in high frequency circuit design or related courses
Lectures “IMS” and “PDIC” are recommended

Contact

Detailed Description

Untersuchung von rückseitenbasierten optischen Glasfaser-Chip-Schnittstellen (BA/FA/MA)

Schematische Darstellung eines Chips mit rückseitiger Faserzuführung.

Art der Arbeit

Simulation und Optimierung eines integrierten Gitterkopplers
Messungen

Aufgabenstellung

Zu Beginn des neuen Forschungsprojekts wird im Rahmen dieser Arbeit untersucht, welche Probleme durch die Kopplung über die Chiprückseite entstehen. Dafür werden Messungen von bereits gefertigten Gitterkopplern und Simulationen angefertigt und ausgewertet, um Lösungsansätze zu finden. In enger Absprache mit dem IMS CHIPS und unter Berücksichtigung des Fertigungsprozesses wird ein erster optimierter Entwurf zur Kopplung über die Rückseite erstellt.

Voraussetzungen

Interesse an neuen Entwicklungen im Bereich der Photonik
Eigenständige Arbeitsweise

Ansprechpartner

Detailbeschreibung

5-6 GHz 0.25 μm SiGe BiCMOS TX/RX Switch Design (BA/FA/MA)

Objectives

CMOS RF Switch
Design
Time-Division Duplexing Solutions
Development and dimensioning of a input & output matching circuit
Simulation and optimization
EM simulation of the passive devices

Task

The thesis covers the following tasks:

Comparison of TX/RX Switch Topologies in 5-6 GHz frequency band
Design of CMOS RF switch
Characterization, modelling and simulation of the passive devices
Develop input & output matching to realize a wideband LNA and PA

Requirements

Basic knowledge in high frequency circuit design or related courses
Lectures “IMS” and “PDIC” are recommended

Contact

Sefa Özbek

Detailed Description

Legende: BA: Bachelorarbeit, FA: Forschungsarbeit, MA: Masterarbeit

Neben den hier aufgelisteten Themen bieten wir auch kurzfristig Arbeiten zu unseren aktuellen Forschungsgebieten an. Teilweise können Masterarbeiten auch in abgespeckter Form als Bachelor- oder Forschungsarbeit durchgeführt werden. Die abgeschlossenen Arbeiten bieten Ihnen ebenfalls einen Überblick über das weite Themensprektrum des Instituts.Sprechen Sie bei Interesse einfach unsere Mitarbeiter an.

Die Projekte erfolgen in enger Zusammenarbeit mit renommierten nationalen und internationalen Forschungsinstitutionen und bieten Studierenden optimale Voraussetzungen, um ihre im Studium angeeigneten Fachkenntnisse an konkreten und praxisnahen Aufgabenstellungen einzusetzen und darüber hinaus anwendungsorientiert zu vertiefen. Spannende theoretische und praktische Aufgaben, die gemeinsam mit erfahrenen Doktoranden und Post-Docs erarbeitet werden, bieten hervorragende fachliche als auch persönliche Entfaltungsmöglichkeiten für den weiteren Berufsweg.

Abgeschlossene Arbeiten/Completed theses

2021
1. „Implementierung eines digitalen Pulsgenerators mit mehreren synchronen Kanälen für Echtzeitanwendungen auf Basis von Einplatinen-Hardware“.
2. „Entwurf eines Ausgangsnetzwerks für einen breitbandigen linearen Verstärker“.
  - Zusammenfassung
  Zusammenfassung
  Diese Forschungsarbeit behandelt magnetisch gekoppelte integrierte Strukturen mithilfe de-rer aus einem einphasigen Takt ein Vierphasentakt erzeugt wird. Die hierfür verwendeten und in dieser Arbeit untersuchten, Strukturen sind ein Balun und ein differenzieller Quadraturkoppler. Als erstes werden Baluns in der SG13G3-Technologie des IHP simuliert, um zu untersuchen, welchen Einfluss diverse geometrische Veränderungen, sowie verschiedene Masseschirme, auf das Verhalten dieser Strukturen haben. Aufbauend auf diesen Erkenntnissen wird ein Balun und ein Quadraturkoppler für die Zielfrequenz von 50 GHz entworfen. Der gewählte Balun weist eine Phasendifferenz von 0,19 ° auf und eine Amplitudendifferenz von 0,012 dB. Die differenziellen Ausgänge des Quadraturkopplers erzielen eine Amplitu-dendifferenz von 0,842 dB und eine Phasendifferenz von 1,40 °. Beide Strukturen in Reihe liefern eine Amplitudendifferenz von 0,779 dB und eine Phasendifferenz von 1,46 ° als Ergebnis. The given research thesis deals with magnetically coupled integrated structures, which are used to generate a quadrature clock signal from a unipolar clock signal. The used and therefor investigated structures in this thesis are a balun and a differential quadrature coupler. For this purpose, Baluns are simulated in IHP's SG13G3-technology to facilitate the inves-tigation of the influence of diverse geometric changes and different ground shields on the performance of the structures. The outcomes serve as input to the design and of a Balun and Quadrature Coupler targeted at the frequency of 50 GHz. The proposed Balun has a phase imbalance of 0.19 °, with an amplitude imbalance of 0.012 dB. The differential outputs of the quadrature coupler reach an amplitude imbalance of 0.842 dB, with the phase imbalance being 1.40 °. Both structures connected in series yield an amplitude imbalance of 0.779 dB and a phase imbalance of 1.46 ° as a result.
3. „Integrierter Entwurf einer Optoelektronischen Eingangsschaltung für einen Empfänger in Glasfasernetzwerken“, Masterarbeit.
  - Zusammenfassung
  Zusammenfassung
  Optoelektronische Empfänger dienen dazu, eingehende optische in elektronische, digitale Signale umzuwandeln. Bislang sind dabei die elektronischen und photonischen Komponenten des Empfängers voneinander getrennt. Bei deren Verbindung, z.B. mit Bonddrähten, entstehen Verluste, die zu einer Reduzierung der empfangbaren Datenraten führen. In dieser Arbeit wurde deshalb mithilfe von Simulationen ein Ansatz untersucht, der alle Komponenten einer Empfänger-Eingangsstufe auf einemChip monolithisch integriert. Parasitäre Effekte aus dem Layout wurden nicht berücksichtigt. Die entworfene Eingangsstufe enthält einen Demultiplexer mit zeitverschachtelten Abtastschaltungen, welche zunächst in der verwendeten elektronisch-photonischen Prozesstechnologie entworfen wurden. Durch Anpassungen an dieser Schaltung konnte im Vergleich zu vorherigen Entwürfen ein Signal-Übersprechen unterbunden und der Abtastvorgang verbessert werden. Die resultierende Schaltung kann Spannungssignale mit 100GS/s abtasten, bei einer effektiven Auflösung von 6b bis zur Frequenz f = 70GHz. Die 3dB-Bandbreite der Schaltung beträgt ca. 50GHz. Zur Integration der Photodiode wurde ein Verstärker basierend auf einem Stromspiegel entwickelt und dieser mit einem publizierten Transimpedanzverstärker verglichen. Verstärkung und 3dB-Bandbreite liegen bei 29dB und 40GHz für den Stromspiegel-Verstärker bzw. bei 27dB und 52GHz für den Transimpedanzverstärker. Der Stromspiegel-Verstärker weist außerdem ein höheres Rauschen, größere nichtlineare Verzerrungen und eine größere Leistungsaufnahme als der Transimpedanzverstärker auf. Abschließend wurde die gesamte optoelektronische Eingangsstufe bestehend aus zwei Photodioden, Verstärker, Demultiplexer, Abtastschaltungen und Treibern untersucht. Mit dieser Schaltung lassen sich optische Signale mit 100GS/s und einer effektiven Auflösung von 4b bis 30GHz (Transimpedanzverstärker-Realisierung) bzw. 3,5b bis 24GHz (Stromspiegel-Verstärker-Realisierung) abtasten. Leistungsaufnahme und 3dB-Bandbreite betragen dabei 651mW und 40GHz bzw. 822mW und 24GHz. Zusätzlich wurde die Detektion von optischen, amplitudenmodulierten Signalen untersucht. Dabei wurde die Detektion von 100GBaud NRZ- und 50GBaud PAM4-Signale gezeigt, was einer Datenrate von jeweils 100Gb/s entspricht. Die Schaltung könnte deshalb potentiell in zukünftigen Transceivern in Rechenzentren eingesetzt werden.
4. „Umsetzung eines Delta-Sigma-Algorithmus auf einem FPGA für die Mobilfunkkommunikation“.
5. „Chip-integrierte photonische Systeme zur Polarisations-Modulation und Analyse von Licht“.
6. „Analyse und Weiterentwicklung eines Pulsgenerators für künstliche neuronale Netze“.
  - Zusammenfassung
  Zusammenfassung
  Diese Arbeit befasst sich mit einem energieeffizienten Pulsgenerator für die Nutzung in analogen neuronalen Netzen. Hierzu wurden ein digitaler und ein analoger Ansatz untersucht, wobei der digitale Ansatz zwar Stärken bezüglich der Robustheit gegenüber Prozessschwankungen besitzt, jedoch das Energieaufnahmeziel verfehlt. Der analoge Pulsgenerator hingegen arbeitet mit einer durchschnittlichen Energieaufnahme von lediglich 1,29 fJ sehr energieeffizient, besitzt allerdings Nachteile bei der Robustheit gegenüber Schwankungen. Es wird gezeigt, wie diese kompensiert werden können und welche Grenzen hierbei auftreten. This thesis deals with an energy-efficient pulse generator for use in analog neural networks. For this purpose, a digital and an analog approach were investigated, whereby the digital approach has strengths in terms of robustness against process fluctuations, but fails to meet the energy consumption target. The analog pulse generator, on the other hand, works very energy-efficiently with an average energy consumption of only 1.29 fJ, but has disadvantages in terms of robustness against fluctuations. It is shown how these can be compensated and which limits arise.
7. „Implementierung eines elektrooptischen Messplatzes zur Charakterisierung von Mach-Zehnder-Modulatoren““.
8. „Implementierung und Weiterentwicklung eines laufzeiteffizienten Systemmodells in Python/Tensorflow für ein analoges Neuron“.
9. „Elektro-Optischer Zweimoden-Modulator basierend auf plasmonischer Wellenführung“.
10. „Zeitbasierte Eingangsstufe für ladungsbasierte Sensorsysteme“.
  - Zusammenfassung
  Zusammenfassung
  Die Delta-Sigma-Modulation (M) hat im Bereich der Analog-Digital (A/D) und Digital-Analog (D/A)-Umsetzer einen großen Stellenwert. In dieser Arbeit wird der Delta-Sigma Modulator für ADUs beschrieben. Fundament der Arbeit ist die theoretische Betrachtung des klassischen Delta-Sigma-Modulators. Bei der klassischen analoge Eingangsstufen muss der Eingangsverstärker dem A/D-Umsetzer einen großen Signalpegel mit geringer Verzerrung zu Verfügung stellen. Das heißt, dass der A/D-Umsetzer das Eingangssignal als Spannung konvertiert. In dieser Arbeit wird eine Schaltung entwickelt, mit der kleine Stromeingangssignal umsetzt werden können, so dass der ADU eine kleine Rauschleistung aufweisen muss. Diese Arbeit zeigt die grundlegende Funktion der zeitbasierten Eingangsstufe für Ladungssignale mit Delta-Sigma Modulator. Das Ergebnis zeigt, dass die grundlegende Funktion der zeitbasierten Eingangsstufe für ladungsbasierte Sensorsysteme mit Delta-Sigma Modulator erreicht wurde. Zu den Simulationsergebnissen wird die Funktion für kleine Eingangsströme gezeigt. Delta-sigma modulation is of great importance in the eld of analog to digital (A/D) and digital to analog (D/A) converters. This work describes the delta sigma modulator for analog to digital converter. The foundation of the work is the theoretical consideration of the classic delta-sigma-modulation. In the classic analog input stages, the input amplier must provide the A/D converter with a large signal level with low distortion. This means that the A/D converter converts the input signal as a voltage. In this work, a circuit is developed with which small current input signal can be implemented, so that the ADU must have a small noise power. This work shows the basic function of the time-based input stage for charge signals with Delta-Sigma Modulator. The result shows that the basic function of the time-based input stage for chargebased sensor systems with Delta-Sigma Modulator has been achieved. The function for small input currents is shown for the simulation results.
11. „Circuit Design of Key Components for an Analog-to-Digital Converter in Optical Communications“.
  - Zusammenfassung
  Zusammenfassung
  Advancing technology and mass usage of the internet-based/cloud-based services have led to increase in demand for the high-speed networks. The optical communication systems have evolved over the decades to be able to meet the demands of the highspeed networks. The optical receivers, which are an important part of the optical systems, are designed for high speed data transmission. They consist of parallelized ADCs, photodiodes, transimpedance amplifier and digital signal processor. The parallelized ADCs are the time interleaved ADC, which contains many ADC cores to reduce requirement for sampling clock and analog bandwidth. This work is based on design and implementation of a 40 GS/s pipeline ADC with resolution of 6 bits. This ADC will be part of a time interleaved ADC with a sampling rate of 160 GS/s. The aim is to reach network speed of 1 Tb/s on a single wavelength in an optical receiver for high-speed data links. For the design of this ADC, the medium resolution pipeline converter is implemented in the stages with 3-bit flash converters. The key components, such as comparators and encoders for the flash ADCs are designed using CML differential logic. The design is verified by simulations in time and frequency domain. Also, the power and area of the ADC is estimated.
2020
1. „HF-Schaltverstärker in FDSOI CMOS-Technologie“.
  - Zusammenfassung
  Zusammenfassung
  In dieser Masterarbeit wird ein Konzept für einen mehrstufigen Schaltverstärker in einer 28 nm FDSOI CMOS-Technologie untersucht. Der Schaltverstärker basiert auf mehreren Klasse-D-Verstärkern im Strommodus, welcher sich bei einer Analyse der dominierenden Verluste gegenüber dem Spannungsmodus für hohe Frequenzen als geeigneter erweist. Durch die Addition der Ausgangsströme mehrerer Schaltverstärker über Transformatoren ist es möglich, die Amplitude des Ausgangssignals durch die Anzahl der aktiven Verstärker in mehreren diskreten Stufen einzustellen. Für die genaue Analyse von Verhalten und Verlustverteilung der Kombination aus Schaltverstärker und Transformator wird beschrieben, wie sich das vorgestellte Konzept mithilfe der Vierpoltheorie modellieren lässt. Die theoretische Betrachtung wird durch Simulationen ergänzt. Der mehrstufige Schaltverstärker kann mit einer Kapazität zwischen Schaltverstärker und Transformator für unterschiedliche Trägerfrequenzen von 1 GHz bis mindestens 12 GHz eingestellt werden und erreicht dabei für ungefähr 2 GHz bis 6 GHz eine Effizienz (PAE) von über 40 \%. Bei einer Trägerfrequenz von 3,6 GHz beträgt diese 48 \% und die maximale Ausgangsleistung 24,5 dBm (283 mW). Weiterhin kann im pulsweitenmodulierten Betrieb eine hohe Effizienz im Back-Off-Betrieb erreicht werden, welche die eines idealen Klasse-B-Verstärkers bei geringen Ausgangsleistungen deutlich übertrifft. This thesis deals with the study on a multi-level switching mode power amplifier concept in a 28 nm FDSOI CMOS technology. It is based on multiple current mode class-D amplifiers, because a comparison with the voltage mode shows a higher efficiency for high frequencies. Transformers sum the output currents of all amplifiers into a single output signal and different discrete output levels can be set by varying the number of active amplifiers. To understand the behaviour of the whole amplifier, a detailed analytic description is presented. Furthermore, simulation results are included. The presented amplifier achieves over 40 \% PAE for carrier frequencies between 2 GHz and 6 GHz. For optimal output power and efficiency, it can be tuned to different carrier frequencies from 1 GHz to at least 12 GHz with a capacitor between switching mode power amplifier and transformer. At 3.6 GHz the maximum output power is 24.5 dBm (283 mW) with 48 \% PAE. For pulse-width modulated signals, a very high efficiency can be achieved for low power levels compared to an ideal class-B amplifier.
2. „Entwurf und Charakterisierung von Leiterplatten zum Aufbau eines Radar- ASICs in 22-nm-CMOS-Technologie“.
3. „Aufbau eines Laserversorgungsmoduls mit Stromquelle und Temperaturregelung“, Bachelorarbeit.
  - Zusammenfassung
  Zusammenfassung
  In der vorliegenden Arbeit wird der Aufbau eines Versorgungsmoduls für Halbleiterlaserdioden erklärt. Bereits existierende Schaltungsideen für die Stromquelle und das Temperaturmodul werden hierzu überarbeitet und auf die Betriebsparameter gängiger Laserdioden angepasst. Außerdem werden die Parameter für die Schnittstellen zwischen den verschiedenen Schaltungsteilen korrekt definiert. Das Strommodul besteht aus einer einstellbaren und temperaturstabilen Stromquelle, welche einen stabilen und oszillationsfreien Strom zwischen 0 mA und 100 mA liefern kann. Das Temperaturmodul besteht aus einem Thermistor zur Temperaturerfassung, einem Potentiometer zur Einstellung des Temperatursollwertes von 0 ◦C bis 80 ◦C und einem analogen Proportional-Integral-Differential Regler. Dieser regelt mit Hilfe der Differenz zwischen Temperaturistwert und Temperatursollwert das im Laser befindliche Peltierelement, dieses hält so die Temperatur der Laserdiode dauerhaft im optimalen, zuvor eingestellten, Arbeitspunkt. Die Module sind jeweils in separaten Leiterplatten realisiert, welche mit bedrahteten Bauteilen bestückt sind. Durch den modularen Aufbau sollen spätere Erweiterungen, wie beispielsweise Schutzschaltungen und Einschaltverzögerungen, sowie ein Mehrkanalbetrieb ermöglicht werden.
4. „System-Studie zur chip-integrierten Anregung und Analyse von Fluoreszenz-Effekten in Mikrofluidik-Kanälen“, Masterarbeit.
5. „Quadraturtakterzeugung für einen Optoelektronischen Empfänger mit 100 GBaud“.
6. „Minimierung des Rauschens von ESD Schutzschaltungen für Eingänge hoher Impedanz“.
7. „Untersuchung und Design magnetisch gekoppelter integrierter Strukturen“.
  - Zusammenfassung
  Zusammenfassung
  Diese Forschungsarbeit behandelt magnetisch gekoppelte integrierte Strukturen mithilfe de-rer aus einem einphasigen Takt ein Vierphasentakt erzeugt wird. Die hierfür verwendeten und in dieser Arbeit untersuchten, Strukturen sind ein Balun und ein differenzieller Quadraturkoppler. Als erstes werden Baluns in der SG13G3-Technologie des IHP simuliert, um zu untersuchen, welchen Einfluss diverse geometrische Veränderungen, sowie verschiedene Masseschirme, auf das Verhalten dieser Strukturen haben. Aufbauend auf diesen Erkenntnissen wird ein Balun und ein Quadraturkoppler für die Zielfrequenz von 50 GHz entworfen. Der gewählte Balun weist eine Phasendifferenz von 0,19 ° auf und eine Amplitudendifferenz von 0,012 dB. Die differenziellen Ausgänge des Quadraturkopplers erzielen eine Amplitu-dendifferenz von 0,842 dB und eine Phasendifferenz von 1,40 °. Beide Strukturen in Reihe liefern eine Amplitudendifferenz von 0,779 dB und eine Phasendifferenz von 1,46 ° als Ergebnis. The given research thesis deals with magnetically coupled integrated structures, which are used to generate a quadrature clock signal from a unipolar clock signal. The used and therefor investigated structures in this thesis are a balun and a differential quadrature coupler. For this purpose, Baluns are simulated in IHP's SG13G3-technology to facilitate the inves-tigation of the influence of diverse geometric changes and different ground shields on the performance of the structures. The outcomes serve as input to the design and of a Balun and Quadrature Coupler targeted at the frequency of 50 GHz. The proposed Balun has a phase imbalance of 0.19 °, with an amplitude imbalance of 0.012 dB. The differential outputs of the quadrature coupler reach an amplitude imbalance of 0.842 dB, with the phase imbalance being 1.40 °. Both structures connected in series yield an amplitude imbalance of 0.779 dB and a phase imbalance of 1.46 ° as a result.
8. „Charakterisierung von Raman- und Fluoreszenz-Effekten in Chip-integrierten Wellenleitern“.
9. „Entwurf eines Systemmodells für ein analoges Mischsignalneuron“.
  - Zusammenfassung
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  Diese Arbeit befasst sich mit der Modellbildung eines künstlichen analogen Mischsignalneurons. Das sich ergebene Systemmodell ist für das Training eines auf dem analogen Mischsignalneuron basierenden künstlichen neuronalen Netz notwendig. Ausgehend von einem Schaltplan des Mischsignalneurons erfolgt eine Charakterisierung des Verhaltens bezüglich unterschiedlicher Eingangs- und Gewichtsgrößen. Aufbauend auf den gewonnenen Ergebnissen erfolgt die Nachbildung des Verhaltens in ein Systemmodell. Das Systemmodell berechnet das Ausgangssignal des Mischsignalneurons durch eine abschnittsweise Auswertung der zugrundeliegenden Langkanal Transistorgleichungen. Das entworfene Systemmodell wird hinsichtlich der Modellgenauigkeit überprüft. Hierzu wird ein Vergleich zwischen dem Ausgangssignal der Schaltplansimulation und dem Modell durchgeführt. This thesis deals with the modeling of an articial analog mixed signal neuron. The resulting system model is necessary for training an articial neural network based on the analog mixed signal neuron. Based on a schematic diagram of the mixed signal neuron, the behavior with regard to dierent input and weight variables is characterized. Based on the results obtained, the behavior is simulated in a system model. The system model calculates the output signal of the mixed signal neuron by evaluating the underlying long-channel transistor equations in sections. The designed system model is checked for model accuracy. For this purpose, a comparison is made between the output signal of the circuit diagram simulation and the model.
10. „Redesign einer FPGA-basierten Messumgebung mit hochbitratiger paralleler Schnittstelle“.
  - Zusammenfassung
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  Diese Arbeit beschäftigt sich mit dem Redesign einer Messumgebung für integrierte Schaltungen (ICs) mit hochbitratiger paralleler Datenschnittstelle. Kern der Messumgebung ist eine Field Programmable Gate Array (FPGA), von der aus die Datenschnittstelle bereitgestellt wird. Hauptaufgabe des verwendeten Virtex-7-FPGAs ist es, die einzelnen Hochgeschwindigkeitsschnittstellen zu synchronisieren. Der vorliegende Entwurf weist jedoch einige Schwachstellen auf und ist dadurch auf eine Übertragungsfrequenz von rund 1 GHz limitiert. Ziel der Arbeit ist es, die Probleme des Entwurfs zu analysieren und diesen so anzupassen, dass er auch bei höheren Übertragungsfrequenzen zuverlässig funktioniert. Außerdem soll es einem externen Steuerprogramm ermöglicht werden, auf alle für die Synchronisierung relevanten Parameter zuzugreifen und diese anzupassen. This paper deals with the redesign of a measurement environment for integrated circuits (ICs) with high bit rate parallel data interfaces. The Center of the measurement environment is a Field Programmable Gate Array (FPGA), which provides the parallel data interface. The Virtex-7-FPGAs main task is to synchronize the high-speed interfaces to each other. The existing design however has some weaknesses, which limit the transmission frequency to roundabout 1 GHz. The aim of this paper is to analyze the existing problems and to adapt the design in order to achieve a reliable synchronization even at high transmission frequencies. In addition, an external control program should be able to access and adjust all important parameters of the design.
11. „Optimierung eines ADC-Frontends für einen 400 Gbit/s - Empfänger“.
  - Zusammenfassung
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  Diese Masterarbeit beschäftigt sich mit der Optimierung eines ADC-Frontends für einen 400 Gbit/s-Empfänger. Ziel der Arbeit ist es, die Abtastrate der Abtastschaltung von 32 GS/s auf 64 GS/s zu erhöhen. Durch Simulationen mit einem idealen Takt wurde der Takttreiber als Schlüsselkomponente ausgemacht. Recherchen haben ergeben, dass eine Topologie basierend auf Cherry Hooper Verstärkern eine höhere Bandbreite ermöglicht als eine basierend auf einfachen differentiellen Verstärkern. Da es sich um analoge Signale handelt, kommen die Hochgeschwindigkeits-Bipolartransistoren der 130nm BiCMOS-Technologie von Infineon zum Einsatz. Die Versorgungsspannung beträgt 4,85 V. Der neue Takttreiber ist mit Cadence Virtuoso entworfen, simuliert und ausgewertet. Das Ergebnis ist ein entworfener Takttreiber mit Cherry Hooper Verstärkern. Damit erreicht die Abtastschaltung eine Abtastrate von 64 GS/s. Bei einer Signalfrequenz von 3 GHz wird ein störungsfreier Dynamikbereich (SFDR) von 63 dB und eine effektive Auflösung (ENOB) von 8 Bit erreicht. This master thesis covers with the optimization of an ADC frontend for a 400 Gbit/s receiver. The goal of the thesis is to increase the sampling rate of the sampling circuit from 32 GS/s to 64 GS/s. Simulations with an ideal clock identified the clock driver as a key component. Research has shown that a topology based on Cherry Hooper amplifiers allows a higher bandwidth than the one based on differential amplifiers. Since the signals are analog, the high-speed bipolar transistors of the 130nm BiCMOS technology from Infineon are used. The supply voltage is 4.85 V. The new clock driver is designed, simulated, and evaluated with Cadence Virtuoso. The result is a clock driver with Cherry Hooper amplifiers. The sampling circuit thus achieves a sampling rate of 64 GS/s. At 3 GHz signal frequency, a spurious-free dynamic range (SFDR) of 63 dB and an effective number of bits (ENOB) of 8 bit is achieved.
12. „Optische Bauelemente für die spektrale Signalanalyse in der Silizium-auf-Isolator-Plattform“.
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  In dieser Arbeit werden fünf geeignete AWG-Layouts mit Sternkopplern entworfen, die für das ITU-Grid geeignet sind. Anhand der optimierten Geometrien der jeweiligen AWG-Layouts können Zusatzverluste von 1,323 dB bis 2,039 dB erreicht werden. Das Übersprechen beträgt jeweils ca. -35 dB bis ca. -40 dB. Die stimmbaren AWG-Designs für die Kanal-Selektion werden mit spezischen eingestellten Phasenschiebern realisiert. Mit einer spezischen Kombination der Phasenverschiebungen können 100\% der gesamten Leistung bei bei einer beliebigen Wellenlänge theoretisch geschaltet werden kann. Mit einer Genauigkeit der Phaseneinstellung von 0,2 kann die höchst erreichbare Effizienz bis zu 97\% betragen. In this thesis, ve suitable AWG layouts with star couplers are designed that are suitable for the ITU grid. Based on the optimized geometries of the respective AWG layouts, the additional losses of 1.323 to 2.039 dB can be achieved. The Crosstalk is from approx. -35 dB to approx. -40 dB in each case. The tunable AWG designs for channel selection are made with specic set phase shifter realized. With a specic combination of Phase shifts 100\% of the total power when at any wavelength can be guided. With a phase setting accuracy of 0.2 the highest achievable eciency of up to 97\% can be achieved.
13. „Untersuchung und Entwurf von Schutzkonzepten gegen elektrostatische Entladungen für CMOS-Schaltungen“.
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  In der vorliegenden Arbeit werden Schutzkonzepte und Schaltungen gegen elektrostatische Entladungen für CMOS-Schaltungen in der 65nm-CMOS-Technologie untersucht und entworfen. Die Schutzschaltung wurde aus zwei Komponenten aufgebaut, dem Versorgungsspannungsschutz (auch Clamp genannt) und dem Ein- und Ausgangsschutz. Dabei wurden verschiedene Schutzschaltungen mit dem Simulationsprogramm Cadence von STMicroelectronics entwickelt und ein ESD-Puls mithilfe des HBM (Human Body Model) mit einer Hochspannungsquelle von 2kV an die unterschiedlichen Schaltungen angelegt, um die Schutzschaltungen in Hinblick auf Funktionalität und Wirksamkeit zu überprüfen. Es wurden verschiedene Analysen wie transiente und DC-Analysen angewandt, um die bei einem ESD-Puls auftretenden Ströme und Spannungen und die Leckströme unter normalen Arbeitsbedingungen zu überprüfen. Die Simulationen ergaben, dass die Schutzschaltungen die Ströme und Spannungen bis auf unter 1,2V begrenzt haben, den ESD-Event zur Masse ableiten und somit ihre Aufgabe erfüllen. Die Parameter der Bauteile wurden variiert, damit die Auswirkungen der Änderungen der Kenngrößen sichtbar werden. Dabei wurde festgestellt, dass die Gatelängen und Gateweiten einen unmittelbaren Einfluss auf die Wirksamkeit der Schaltung haben. So bewirkt eine Vergrößerung der Gatelänge zwar einen kleineren Leckstrom im normalen Betriebsfall, aber einen Anstieg der Spannungen während eines ESD-Ereignisses. Andersrum führt eine größere Gateweite zu niedrigen Spannungsmaximalwerten in der Schaltung, allerdings steigt somit auch der Leckstrom unter normalen Arbeitsbedingungen, was zu einer größeren Belastung der eigentlichen Kernschaltung führt. Unterschiedliche MOSFET-Typen wurden bei dieser Arbeit untersucht und in den Schaltungen angewandt und die verschiedenen MOSFETs wiesen Differenzen im Energieverbrauch im normalen Betriebsfall auf.
14. „Effiziente Schaltung zur Übertragung von Ladung zwischen Kondensatoren“.
  - Zusammenfassung
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  In dieser Arbeit wird eine effiziente Schaltung zur Übertragung von Ladung zwischen Kondensatoren untersucht. Zuerst werden die Funktionsweise und die Betriebsphasen der Schaltung erläutert. Zwei wesentliche Aspekte des Betriebs, nämlich der Umladevorgang zwischen den Kondensatoren und der Spannungsbereich der Transistoren, werden analysiert. Mit diesen Ergebnissen lassen sich Bedingungen für die Dimensionierung der Schaltung herleiten. Damit wird eine Schaltung für zwei unterschiedliche Transistortypen entworfen, sowie der Einfluss der Transistorweite auf die Ladungsübertragung mittels Simulation untersucht. Für die so dimensionierte Schaltung wird ein Takttreiber entworfen und dessen Auswirkungen auf die Schaltung untersucht. Zum Schluss wird der Energieverbrauch bestimmt, welcher bei durchschnittlich 34 fJ bis 132 fJ pro Übertragung liegt.
15. „Optimierung integrierter optischer Bauelemente für die on-chip-Sensorik“.
  - Zusammenfassung
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  Ein Gitterkoppler dient als eine Schnittstelle zwischen einer optischen Glasfaser und einem integrierten Wellenleiter. Die wellenlängenabhängigen Winkeländerungen der austretenden Strahlung limitieren jedoch die Bandbreite einer effizienten Kopplung. Diese Arbeit beschäftigt sich mit der Optimierung solcher Gitterkoppler, die in der Silizium-auf-Isolator-Materialplattform umgesetzt sind. Durch das Hinzufügen zusätzlicher Strukturen wirken Beugungs- und Dispersionseffekte der ungewollten Winkeländerung entgegen. Eine Erhöhung der Bandbreite wird erzielt. So sorgt ein weiteres Gitter über dem verwendeten Gitterkoppler zu einer simulativen Erhöhung von 42 nm auf 78 nm der 1-dB-Bandbreite, ohne dass dies zu einem signifikanten Einbruch der Kopplungseffizienz führt. Durch diese Methode sind breitbandige und zugleich hocheffiziente Gitterkoppler realisierbar. Das zweite Themenfeld dieser Arbeit handelt von dem Entwurf verschiedener Filtersysteme für die On-Chip-Raman-Spektroskopie. Diese haben die Anforderung, das anregende Signal um 6 Größenordnungen zu dämpfen. Dabei sollen Signale höherer Wellenlängen, welche Informationen über die molekulare Zusammensetzung der untersuchten Substanz beinhalten, erhalten bleiben. Ein mögliches Konzept wird entwickelt, das auf einem Ringresonator basiert. Durch eine bestimmte Auslegung der enthaltenen Koppler lässt sich eine kritische Kopplung kontrollieren. So erfolgt für das Signal der zu filternden Wellenlänge eine nahezu totale Auslöschung (>100 dB), während die unerwünschten Dämpfungen in dem relevanten Wellenlängenbereich größtenteils unter 3 dB liegen. Ein weiteres Filtersystem besteht aus einem 3-dB-Koppler und zwei identischen Wellenleitergittern. Durch die wellenlängenabhängige Phasenbeziehung dämpfen die beiden Gitter die zu filternden Signalanteile in Form von Reflexionen um die geforderten 60 dB. Das Ausnutzen von Interferenzeffekten ermöglicht ein Auskoppeln der unerwünschten Reflexionen. Die Signalanteile höherer Wellenlänge passieren nahezu ungedämpft das Filtersystem.
16. „Entwicklung eines Daten-Simuators für einen Destiny+ Staubanalysator“.
  - Zusammenfassung
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  In this work, a simulator for the 12-bit binary output data of analog-to-digital-converters (ADCs) of the five sensors in the Destiny+ Dust Analyzer (DDA) sensor head is developed. The DDA is a measurement system for the analysis of planetary, interplanetary and interstellar dust particles. It is developed by the Institute of Space Systems at the University of Stuttgart and part of the Destiny + Space Mission hosted by the Japanese Aerospace Exploration Agency. The aim of this work is to provide a platform on a Field Programmable Gate Array (FPGA) for implementing and testing a trigger logic, which recognizes a dust particle impact to the DDA sensor head. The DDA data simulator is developed on the Zedboard Zynq-7000 development board for the Xilinx Zynq-7020 System-on-a-Chip (SoC). This SoC combines a FPGA programmable logic (PL) and an integrated processing system (PS). The DDA data simulator system comprises three hardware sections: The PL-section, designed with Xilinx Vivado 2018.3, the PS-section running Embedded Linux and the PC-section with a graphical user interface (GUI) written in C++. ADC data simulation is performed on the FPGA PL by utilizing existing ADC sensor data of particle impacts from arbitrary sources. The existing ADC data is transferred from the PC to the FPGA PL’s memory. Here, the ADC datapoints are read out sequentially with the sampling speed of the respective simulated ADCs and buffered in ringbuffers. This ADC data stream represents the actual simulation and is sampled by the implemented trigger logic. If a particle impact is detected by the trigger logic, the data stored in the ringbuffers is outputted to the PC and by a serial peripheral interface (SPI). The ability to successfully test and implement a custom trigger logic is achieved. Operation of the DDA simulator is performed by the developed GUI, enabling the selection of multiple simulation modes and parameters. The simulated ADC data can be visualized on the PC and used for testing of further DDA software by accessing the SPI. Additional software for ADC data pre-processing for use with the simulator has been developed in the course of this work.
17. „Rauschen und Nichtidealitäten in analogen neuronalen Netzwerken und ihr Einfluss auf die Korrektklassifikationsrate: Noise and non-idealities in analog neural networks and their influence on the correct classification rate“.
  - Zusammenfassung
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  In dieser Masterarbeit wird ein analoges künstliches neuronales Netz mit seinen auftretenden Nichtidealitäten sowie dem Rauschen in Python simuliert. Die Auswirkungen der Nichtidealitäten und des Rauschens auf die Korrektklassifikationsrate wird dabei dokumentiert und diskutiert. Als Basis dient ein dreischichtiges neuronales Netz, welches anhand von verschiedenen Modifikationen zu einem analogen künstlichen neuronalen Netz erweitert wird. Zudem werden Limitierungen zur Reduzierung der Komplexität und des Energieverbrauches des analogen künstlichen neuronalen Netzes implementiert und ausgewertet. Ohne Limitierungen und Nichtidealitäten sowie ohne Rauschen erreicht die Nachbildung des analogen künstlichen neuronalen Netzes eine Korrektklassifikationsrate von 76,95 Prozent bzgl. dem Fashion MNIST Datensatz, welcher Bilder von zu klassifizierenden Kleidungsstücken beinhaltet. Mit Limitierungen und Nichtidealitäten erreicht die Nachbildung eine Korrektklassifikationsrate von 58,11 Prozent. Schlussendlich werden die verschiedenen Skalierungen der MOSFET-Kennlinie im Hinblick auf die Korrektklassifikationsrate sowie auf die Sättigungswerte betrachtet. In this master thesis an analog artificial neural network with its non-idealities and noise is simulated in Python. The effects of the non-idealities and the noise on the correction classification rate are documented and discussed. The basis is a three-layer neural network, which is extended by various modifications to an analog artificial neural network. Furthermore, limitations to reduce the complexity and energy consumption of the analog artificial neural network are implemented and evaluated. Without limitations and non-idealities as well as without noise, the replication of the analog artificial neural network achieves a correction classification rate of 76.95 percent with respect to the Fashion MNIST data set, which contains images of clothes to be classified. With limitations and non-idealities, the replica achieves a 58.11 percent classification rate. Finally, the different scales of the MOSFET curve are considered with regard to the correction classification rate and the saturation values.
18. „Untersuchung von rückseitenbasierten optischen Glasfaser-chip-Schnittstellen“.
19. „Entwurf und Vergleich von Schaltungen für die Taktaufbereitung“.
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  Im Rahmen dieser Arbeit soll eine Quadratur-Taktkonditionierungsschaltung für den Einsatz in einem analogen 4-zu-1 Multiplexer entwickelt werden. Da der Vier-Phasen-Takt, der bspw. aus einem Quadratur-Koppler erzeugt wird, Fehler in der Phasenlage, im Tastverhält-nis und in der Amplitude enthalten kann, müssen diese erkannt und korrigiert werden. Die Phasenverschiebung zwischen den Signalen und ihren Tastverhältnissen soll einstellbar sein, um optimale Abtastzeitpunkte für den analogen Multiplexer zu finden. Zunächst wird eine CML (Current-Mode-Logic) -Delay-Cell mit Regenerationsstufen aufgebaut, um den Ver-zögerungsbereich einzustellen und die benötigte Bandbreite zu erreichen. Dafür kann ein Varaktor (eine Kapazitätsdiode) verwendet werden. Außerdem wird einen Tastverhältnisdetektor entwickelt, der den Tastverhältnisfehler anhand einer Offsetsteuerspannung erkennt. Für diesen wird eine Regelschleife aufgebaut, die dazu dienen soll, den Tastverhältnisfehler zu korrigieren. Danach wird ein Quadraturdetektor entworfen, der die Aufgabe hat, die Pha-senverschiebung zwischen den Signalen zu messen. Dafür wird ein Multiplizierer und ein Tiefpassfilter verwendet. Es wird eine Regelschleife an der CML-Delay-Cell angeschlossen, um die Phasenfehler auszugleichen. Unter Hinzuziehung dieser einzelnen Komponenten wird die gesamte Konditionierungsschaltung für die Korrektur der Vier-Phasen-Takt-Fehler entworfen. Abschließend wird die komplette Schaltung getestet und eine Simulation durch-geführt. Dabei kann gezeigt werden, dass die Schaltung funktioniert und Fehler in Amplitude, Phase und Tastverhältnis der Taktsignale stark reduziert werden können. In this work the quadrature clock conditioning circuit is to be developed for use in an analog 4-to-1 multiplexer. As the four-phase clock, which is generated, for example, from a quad-rature coupler, can possibly contain errors in the phase position, in the duty cycle, and in the amplitude, these errors must be detected and corrected. The phase shift between the signals and their duty cycle should be adjustable in achieve optimal sampling instants for the analog multiplexer. First, a CML (Current-Mode-Logic) delay cell with regeneration stages is set up to establish the delay range and achieve the required bandwidth. A varactor (capacitance diode) can be used for this process. A duty cycle detector is also being developed which detects the duty cycle error using an offset control voltage. A control loop is set up for this to correct the duty cycle error. A quadrature detector is subsequently designed, which has the task of measuring the phase shift between the signals. A multiplier and a low pass filter are used for this. A control loop is connected to the CML delay cell to compensate for the phase errors. The entire conditioning circuit for the correction of the four-phase clock errors is designed from these individual components. Finally, the complete circuit is tested and the simulation is conducted. The results indicate that the circuit works and errors in the ampli-tude, phase and duty cycle of the clock signals are significantly reduced.
2019
1. „Integrierte Wellenleiter-Fotodiode basierend auf laserkristallisierten Germaniumschichten“.
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  In dieser Arbeit werden oberflächenkontaktierte Metall-Halbleiter-Metall-Fotodioden mit Germanium als aktives Material entworfen, hergestellt und charakterisiert. Als Ausgangsmaterial dient ein Silizium-Auf-Isolator-Substrat auf welches eine 600 nm dicke amorphe Germaniumschicht thermisch aufgedampft wird. Die aufgedampfte Germaniumschicht wird anschließend durch einen Laserstrahl aufgeschmolzen, so dass polykristallines Germanium wächst. Dabei wird unter anderem die Pulsenergiedichte des Lasers variiert. Die so entstandenen polykristallinen Ge-Schichten werden optisch mit einem Laserscanmikroskop und einem Rasterelektronenmikroskop untersucht. Mit Hilfe der Ramanspektroskopie werden Erkenntnisse über die Kristallinität der Schichten gewonnen. Nach der Optimierung der Rekristallisation sollen diese auf, vom Institut für Mikroelektronik (IMS)-Stuttgart, vorstrukturierte Silizium-Chips integriert werden. Dafür werden unterschiedliche Elektrodenstrukturen mit unterschiedlichen Abmessungen entworfen und vorgestellt. Nach erfolgreicher Herstellung dieser Strukturen können diese in der modernen Nachrichtentechnik zur Strahlungsdetektion im Infrarotbereich eingesetzt werden und sind vielversprechende Kandidaten für integrierbare Fotodioden.
2. „Prototyp-Entwicklung eines On-Chip-Raman-Sensorik-Systems“.
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  Ziel dieser Arbeit ist das Design und die Umsetzung eines Prototypen für einen SiN-Sensor für die chemisch selektive On-Chip-Detektion basierend auf der spontanen Raman-Streuung. Für die spontane Raman-Spektroskopie auf einem Chip wird ein Pumplaser bei einer Wellenlänge von 532 nm verwendet um die zu untersuchenden Moleküle auf dem Siliziumnitrid Wellenleiter anzuregen. Das Anregungslicht wird mittels Gitterkoppler in den Wellenleiter gekoppelt. Der erste Schritt zur Realisierung des Systems ist deshalb die Simulation geeigneter Gitterkoppler mit einer hohen Einkoppeleffizienz. Durch Variation verschiedener Parameter sollte eine optimale Grundlage für nachfolgende Messungen geschaffen werden. Die optimierten Strukturen wurden in ein geeignetes Layout umgesetzt und zur externen Fertigung an das IMS-Chips übergeben. Durch Messung der Transmission von Wellenleitern verschiedener Länge konnten anhand des Cut-Back-Verfahrens Wellenleiterverluste von 22,9 \% pro mm (-1,13 dB/mm) berechnet werden. Die Koppeleffizienz die wir aus der Simulation erhalten haben beträgt 56,75 \%, wohingegen experimentell lediglich 17 \% eingekoppelt werden konnten. Es wurden verschiedene Messungen durchgeführt, um den Raman-Peak der SiN-Wellenleiter zu erhalten. Die Strukturen wurden zum einen mit einem konfokalen Raman-Mikroskop untersucht, um nachzuweisen, dass im Wellenleiter tatsächlich Raman-Streuung angeregt wird. Dabei konnte der SiN-Peak des Wellenleiters bei 607 nm nachgewiesen werden. Mit dem vertikalen Fasermessplatz war ein Nachweis nicht möglich. Grund dafür war ein breites Hintergrundsignal, das durch die Kopplerkurven gefiltert wurde und somit den sehr schwachen Raman-Peak überlagert hat. Der Ursprung dieses Hintergrundes wurde näher untersucht. Ein Teil davon kommt sehr wahrscheinlich von dem Raman-Signal, das in den Glasfasern angeregt wird. Zusätzlich wurde das Immersionsöl untersucht, das zur besseren Einkopplung verwendet wurde. Es weist jedoch unter dem Raman-Mikroskop keine signifikanten Peaks oder ein breites Signal im Bereich der Kopplerkurven auf. Zusammenfassend kann man sagen, dass mit dem Design und der Charakterisierung der SiN-Strukturen erste grundlegende Erkenntisse gewonnen werden konnten, die dazu dienen weitere Schritte für die Umsetzung eines funktionierenden Prototypen daraus abzuleiten.
3. „Untersuchung von Schaltungstopologien für analoge Multiplexer“.
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  In dieser Bachelorarbeit werden verschiedene Topologien von analogen 2:1 Multiplexern auf Schaltplanebene aufgebaut und ihre Simulationsergebnisse miteinander verglichen. Diese werden in der neusten BiCMOS-Technologie B12HFC von Infineon entworfen. Nach ersten Simulationen wird erkenntlich, dass die ursprüngliche Schaltungsvariante mit Taktschalter unten bei hohen Frequenzen zu keinem zufrieden stellenden Ergebnis führt. Demgemäß wird eine zweite Variante der Topologie entworfen, bei der die Emitterwiderstände der Transkonduktanzstufen durch Stromverhältnisspiegel ersetzt werden. Die Ergebnisse zeigen einen deutlichen Vorteil der Topologie mit Taktschalter oben. Die 3-dB Bandbreiten des Signal sowie Taktpfades sind dabei um mehr als 30 GHz größer als die der Variante mit Taktschalter unten. Ebenso sind die Kenngrößen der dynamischen Linearität für alle synthetisierten Sinusschwingungen der Schaltung mit Taktschalter oben besser.
4. „Entwurf und Aufbau eines klirrarmen Sinusgenerators für das Fachpraktikum Schaltungstechnik“.
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  Diese Bachelorarbeit behandelt nach einer kurzen Einleitung im Kapitel 2 den Aufbau von Sinusoszillatoren in Theorie. Es werden grundlegende Konzepte für Oszillatorschaltungen vorgestellt und diskutiert. In Kapitel 3 wird ein Sinusgenerator vorgestellt. Mittels Simulationen wird die Funktionsweise des Sinusgenerators erläutert. In Kapitel 4 werden die Simulationsergebnisse mit Messergebnissen verglichen. Für die Amplitudenstabilisierung werden zwei Methoden aufgebaut und durch Messergebnisse miteinander verglichen. Der Sinusgenerator weist eine Verzerrung von < 0,002 \% auf. Diese Arbeit bietet einen grundlegenden Überblick über auf Operationsverstärker basierte Oszillatorschaltungen, den Messaufbau sowie den Umgang mit der verwendeten Software Visual Analyzer (VA, entwickelt von Alfredo Accattatis in Zusammenarbeit mit der University of Rome).
5. „Portierung eines Entwurfs eines analogen 4-zu-1 Multiplexers in eine 130 nm BiCMOS Technologie“.
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  Aktuelle Hochfrequenz-Schaltungen arbeiten mit Frequenzen im Millimeterwellen-Bereich; dafür werden ebenso schnelle Digital-Analog-Umsetzer benötigt. Mittels Multiplexer-Schaltungen können mehrere DAC zeitverschaltelt werden. Ein 4-zu-1 Multiplexer steigert dabei die Frequenz der Umsetzer um das vierfache. Diese Arbeit untersucht zwei 4-zu-1 Multiplexer Schaltungstopologien: eine Baumstruktur und eine Parallelstruktur. Nach einer Optimierung der Schaltungen für die 130nm BiCMOS Technologie B11HFC von Inneon werden Layouts der beiden Typologien erstellt. Die Schaltungen werden mit extrahierten Layout-Elementen simuliert. Dabei erreicht die Baumstruktur eine Kleinsignal AC-Bandbreite von 43,7GHz und die Parallelstruktur 58,9GHz. Bei der S-Parameter-Simulation werden Bandbreiten von 28,4GHz bzw. 34,6GHz erzielt. In einer Großsignal-Simulation werden Augendiagramme mit PAM8 erstellt. Hierbei zeigt die Baumstruktur bis zu einer Abtastfrequenz von 56GS s−1 Augenönungen, die für eine weitere Verwendung der Signale geeignet sind. Die Parallelstruktur erreicht Werte von 26GS s−1.
6. „Layout Parasitics Study of a Track-and-Hold Amplifier with Switched Emitter Follower“.
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  The Institute of Electrical and Optical Communications Engineering (INT) is concerned with the design of integrated electronic circuits. Some components of the microchips sometimes have very high bandwidths of more than 100 GHz. As a result, in combination with transistor capacitances, oscillations or reverberation effects can occur even with relatively small parasitic inductances in the layout. This greatly affects the performance of the integrated circuits. The aim of this thesis is to investigate layout design and parasitic parameters extraction. And the motivation is to find the main reason of circuit oscillation through the simulation of the circuit. This paper presents the schematic and layout of a track-and-hold circuit. And the influence of number of max fracture length on the accuracy of layout parameter extraction are also presented. The circuit is simulated with a supply voltage of 4.85V, a sampling frequency of 32GHz, and an input differential signal of 1Vpp.
7. „Untersuchung der Schaltungstopologie eines sparsamen Mischsignalneurons“.
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  Diese Forschungsarbeit beschreibt die Untersuchung einer Schaltungstopologie für ein sparsames Mischsignalneuron. Ein Eingang des Neurons entspricht dabei einem Mischsignalmultiplizierer. Bei einer Multiplikation steuert ein Eingangssignal eine MOSFET-Stromquelle. Das Ergebnis entspricht einem Ladungspaket, welches sich aus der Multiplikation des Stroms und der Dauer eines Zeitintervalls, indem die Stromquelle entsprechend dem Gewicht eingeschaltet ist, ergibt. Mithilfe der Kirchhoffschen Knotenregel können die Ladungspakete der einzelnen Mischsignalmultiplizierer addiert werden. Zusätzlich zur genauen Analyse der einzelnen Vorgänge während einer Mischsignalrechnung wird beschrieben, wie Probleme durch Ladungskopplung und -ausgleich kontrolliert werden können. Dies wird durch einhalten einer vorgegebenen Reihenfolge der einzelnen Vorgänge und verwenden von Dummy-MOSFETs erreicht. Wird der lineare Bereich für die MOSFETs der Stromquellen zugelassen, kann der vollständige Bereich der Versorgungsspannung an Ein- und Ausgängen verwendet werden. Ist die Ausgangsspannung niedrig, arbeiten diese MOSFETs im linearen Bereich, weshalb der Strom abhängig von der Ausgangsspannung ist. Für ein Neuron ergibt sich in diesem Arbeitsbereich ein neues Modell mit einer Rückkopplung vom Ausgang auf die Eingänge. Die Übertragungsfunktion eines Mischsignalmultiplizierers weist dabei eine Invertercharakteristik auf und lässt sich durch die Dimensionierung der MOSFETs beeinflussen. Das Rauschverhalten ist mittels analytischer, simulativer und numerischer Methoden beschrieben. Für die untersuchte Dimensionierung eines Neurons ergibt sich am Ende der Mischsignalrechnung am Ausgangsknoten eine effektive Rauschspannung von 1,6 mV. Bei gleichverteilten Ausgangssignalen und einem Spannungsbereich von 800 mV entspricht dies einer Auflösung von 7,1 Bit. Weiterhin ist die Änderung der Ausgangsspannung durch Leckströme unabhängig von der Anzahl der parallel geschalteten Mischsignalmultiplizierer. Die Anzahl der Ein- und Ausgänge ist im Wesentlichen durch den Energiebedarf beim Vorladen und der zur Verfügung stehenden Chipfläche begrenzt.
8. „Untersuchung von reichweitereduzierenden Effekten eines kohärent arbeitenden Laserentfernungsmesssystems“.
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  diesen Eekt reduzieren. Die Untersuchung und Beschreibung der Anpassung der reektierten und lokalen optischen Signalmode in Bezug auf die Reichweite folgt. Mögliche Ansätze zur Realisierung eines Lidar-Sensors werden anschlieÿend aufgeführt.Diese Arbeit beschäftigt sich mit der Untersuchung von Effekten, die die Reichweite eines frequenzmodulierten Dauerstrich-Lidars beeinflussen. Aufgrund von Unstimmigkeiten zwischen Erwartung und Messung, durchgeführt mit einem für diese Arbeit bereitgestellten, faserbasierten Demonstrator, ist die Untersuchung unerwünschter Störeinflüsse notwendig. Diese werden in dieser Arbeit ermittelt, analysiert und vermindert.Diese Arbeit beschäftigt sich mit der Untersuchung von Effekten, die die Reichweite eines frequenzmodulierten Dauerstrich-Lidars beeinflussen. Aufgrund von Unstimmigkeiten zwischen Erwartung und Messung, durchgeführt mit einem für diese Arbeit bereitgestellten, faserbasierten Demonstrator, ist die Untersuchung unerwünschter Störeinflüsse notwendig. Diese werden in dieser Arbeit ermittelt, analysiert und vermindert.
9. „Implementierung einer Ansteuerung für einen schnellen Digital-Analog-Umsetzer mit 128 GSa/s Umsetzungsrate“.
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  Im Rahmen der Forschungstätigkeit des Instituts für Elektrische und Optische Nachrichtentechnik der Universität Stuttgart wird ein Digital-Analog-Umsetzer mit 128 GSa/s Umsetzungsrate entwickelt, dessen softwareseitige Ansteuerung das Ziel dieser Arbeit darstellt. Die Kernaufgabe liegt dabei im korrekten Beschreiben und Auslesen des enthaltenen Datenspeichers durch ein externes Ansteuerungssystem. Um den Speicher des Digital-Analog-Umsetzers korrekt beschreiben zu können, war es zunächst notwendig, eine funktionale Systemanalyse durchzuführen, um das Systemverhalten auf verschiedene Eingangsparameter näher untersuchen und modellieren zu können. Basierend auf den Anwendungsfällen musste dann ein Softwaremodell erstellt werden, welches das System abstrakt nachbildet und entsprechende Schnittstellen zum Anwender und zum eigentlichen Hardwareaufbau herstellt. Die Ausgabe von Signalen wurde dabei mithilfe einer Python-Bibliothek derart implementiert, dass ein Einschreiben mit maximaler Ausgabegeschwindigkeit, bei Bedarf aber auch mit geringeren resultierenden Datenraten möglich ist. Die Basisfunktionalitäten können sowohl als eigenständige Python-Bibliothek als auch durch eine im Entwicklungsprozess erstellte graphische Benutzeroberfläche gesteuert werden. Durch zahlreiche Möglichkeiten der Signaldefinition, unter anderem durch eigenständige Klassen oder durch eine Dateischnittstelle, wird durch die Ansteuerungssoftware ein AWG-Betrieb (arbitrary waveform generator) des Digital-Analog-Umsetzers ermöglicht, das heißt es können beliebige Signale vorgegeben werden, die dann durch die Software in kompatible Datenstrukturen umgesetzt und durch das System ausgegeben werden. Ebenso wurden bei der Konzeption diverse messtechnische und analytische Aspekte beachtet. Dazu zählen zum Beispiel eine visuelle Fehlerprotokollierung oder die Möglichkeit, Ansteuerungssequenzen in der Entwicklungsumgebung Cadence zu simulieren. Das Resultat der Arbeit ist eine umfassende Software zur Ansteuerung des Speichers sowie des Konfigurationsregisters für den vorliegenden Digital-Analog-Umsetzer.
10. „Steuerung einer FPGA-basierten Messumgebung“.
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  Diese Arbeit beschäftigt sich mit der Steuerung einer Field Programmable Gate Array (FPGA) basierten Messumgebung. Ziel ist es, das bestehende Steuerprogramm um eine netzwerkfähige grafische Benutzeroberfläche (GUI) zu erweitern. Außerdem sollen Algorithmen entwickelt werden, die es dem Steuerprogramm erlauben, die hochbitratige parallele Datenschnittstelle der Messumgebung automatisch zu synchronisieren.
11. „Layout and Analysis of a 4-to-1 Analog Multiplexer in a 130nm SiGe BiCMOS Technology“
  - Zusammenfassung
  Zusammenfassung
  The objective of this work is to generate higher bandwidth signals (around 80 GHz for 160 GS/s multi-level signals) by time interleaving of several Digital-to-Analog Converter (DAC) with analog multiplexer AMUX. A circuit design of a 4-to-1 AMUX already exists on schematic level, this work deals with the layout design of the analog 'four-to-one'-multiplexer in a leading 130 nanometres BiCMOS technology. Appropriate placement of the single layout elements and development of a meaningful floorplan regarding symmetry and signal path with little parasitics are considered. And finally, the extracted layout is characterised and compared to the performance of the schematic to find the optimization potential.
12. „Charakterisierung und Optimierung von Gitterkoppler-Arrays mit Rückseitenspiegeln“.
  - Zusammenfassung
  Zusammenfassung
  Die nachfolgende Forschungsarbeit beschäftigt sich mit der Charakterisierung und Optimierung verschiedener Gitterkoppler bzw. Gitterkopplerarrays in der Silizium-auf-Isolator-Plattform mit unterschiedlichen Rückseitenspiegeln aus Metall. Eine Spiegelbreite wird durch Berechnung mithilfe von der Fresnel-Formel als 16 µm abgeschätzt, damit der Reexionsfaktor zwischen Si- und SiO2-Schicht ungefähr 100\% beträgt. Die maximale gemessene Ezienz eines aperiodisch fokussierenden Gitterkopplers mit Standardrückseitenspiegel beträgt -0,93 dB bei einer Wellenlänge von 1549 nm, 1,4 dB mehr als die gleichen Gitterkoppler ohne Spiegel. Für die Gitterkopplerarrays mit sieben gleichen Gitterkopplern werden Spiegelstreifen mit einer Breite von 15 µm verwendet. Die Ezienz der Gitterkopplerarrays ist um 0,1 dB geringer als jene von Gitterkopplern mit einem Standardspiegel. Die maximale Ezienz eines aperiodisch nichtfokussierenden Gitterkopplers beträgt -0,5 dB bei einer Wellenlänge von 1548 nm, wobei der Kopplungswinkel mit 10° eingestellt wurde.
13. „5-6 GHz 0.25 µm SiGe BiCMOS PA Design“.
  - Zusammenfassung
  Zusammenfassung
  In this thesis, a power amplier has been designed. It includes three parts: the amplier core, the input, and the output network. The required bandwidth of the power amplier is 5-6 GHz. The main goal of this design is to improve the PAE with 10 dBm output power. To achieve this goal a new 2:3 transformer has been designed to provide the optimum load for the amplier. In consideration of the input and output impedance, a fully integrated input and output matching have been concerned. The S-parameters, load-pull simulation and periodic steady state analysis are used for the simulation analysis. According to the simulation results, the improved amplier achieves the output power of 12.27 dBm. Furthermore, the 1 dB compression point is 13.67 dBm at the output, while the input is 2.01 dBm, which indicate that the circuit has better linearity. The power added eciency (PAE) achieves to 16.89\%. The results fulll the requirements of the design to optimize and improve the behavior of the power amplier.
2018
1. „Entwicklung eines logarithmischen Verstärkers mit mehr als 80 dB Dynamikumfang“
  - Zusammenfassung
  Zusammenfassung
  In dieser Arbeit wird die Entwicklung eines echten, rauscharmen, logarithmischen Spannungsverstärkers mit mehr als 80 dB Dynamikumfang für Raumfahrtanwendungen beschrieben. Angefangen von der theoretischen Betrachtung von analogen Verstärkergrundschaltungen werden die 3 meistverwendeten Schaltungstopologien zur Approximation von logarithmischen Übertragungsverläufen analysiert und für den Einsatz des zu entwerfenden Verstärkers bewertet. Mithilfe dieser Topologien wird die logarithmische Übertragungsfunktion durch lineare Approximation nachgebildet. Nach der Wahl der geeigneten Topologie wird ein mathematischer Vergleich herangezogen, der die Differenz der sukzessiven Approximation zu einer idealen logarithmischen Kennlinie untersucht. Es wird festgestellt, dass ab 10 Stufen die Differenz für den betrachteten Ausgangssignalbereich von 10 µV bis 1 V stets \textless 1 dB ist. Im nächsten Schritt wird die Funktionen für eine Stufe abgeleitet, Kriterien zur Dimensionierung der Bauelemente aufgestellt und durch Unterteilung in Subschaltungen umgesetzt. Eine Stufe besteht aus einem Kernverstärker, dessen Aufgabe es ist, das Eingangssignal stets mit einem Faktor von 2,49 zu verstärken und einem Limitierer, der diese Verstärkung auf einen Eingangssignalbereich von 0,1 V begrenzt. Der finale Entwurf des Verstärkers in CMOS-Technologie aus 10 Stufen, die in der Parallel-Summation-Topologie realisiert ist, deckt sich sehr gut mit der mathematischen Approximation. Abweichungen sind auf \textless 0,3 dB beschränkt. Im betrachteten Frequenzbereich von 7 Hz- 300 kHz weist eine Stufe ein eingangsbezogenes Rauschen von 23,4 µVrms bei einer Gesamtleistungsaufnahme von 44,45 mW auf.
2. „Integrierter polarisationsteilender Gitterkoppler mit festem Glasfaseranschluss“, Bachelorarbeit, Nr. 1054.
  - Zusammenfassung
  Zusammenfassung
  Die nachfolgende Bachelorarbeit beschäftigt sich im ersten Teil mit der Charakterisierung von mehreren zweidimensionalen polarisationsteilenden Gitterkopplern. Zwei Gitterkopplerarten werden hier betrachtet: nicht fokussierende und fokussierende zweidimensionale Gitterkoppler. Für diese Aufgabe wird ein vertikaler Messplatz mit dem Kopplungswinkel von 9◦ verwendet. Die Charakterisierung der besten optimierten fokussierenden Struktur ergibt eine maximale Ezienz von etwa −5,6 dB, wobei die Verluste, die durch die Taper entstehen, bei der Charakterisierung mitberücksichtigt sind. Danach werden die maximalen gemessenen Kopplungsezienzen dieser Koppler mit denen der Simulation verglichen. Als nächstes wird mithilfe eines passenden zweidimensionalen Gitterkopplers die kompakte Faserschnittstelle realisiert. Dazu soll die Glasfaserzuführung seitlich über dem Chip erfolgen. Anschlieÿend wird das Resultat in ein zuvor designtes Gehäuse eingebaut. Den Abschluss der Arbeit bildet die Charakterisierung des fertigen Aufbaus.
3. „Operationsverstärkerschaltung zur Messung von Strömen im Nanoampere-Bereich“
  - Zusammenfassung
  Zusammenfassung
  The following work discusses the desgin and characterization of an operational amplifier for measuring nano-ampere currents. Furthermore the work serves as a basis for the following built of an amplifier-circuit for a novel nano-acceleration-sensor. At the beginning theoretical calculations for choosing the right operational amplifier are made. The operational amplifier must have an minimal gain-bandwidth-product of 8.3 MHz, noise as low as possible and an output voltage range from 0 V to 5 V. Farther problems in layout development are shown and appropriate solving approaches are made. With help of various approaches it is possible to reduce the parasitic capacities of the circuit board to a value of 32 fF. The evaluation shows an achievable frequency of 44.2 kHz with an transimpedance of 108 V/A. The input referred noise with 15,2 fA/ $\surd$Hz is correspondingly low.
4. „Untersuchung und Entwurf von Schnittstellen und Schutzkonzepten gegen elektrostatische Entladungen für 28-nm-CMOS-Schaltungen“, Bachelorarbeit, Nr. 1045.
  - Zusammenfassung
  Zusammenfassung
  In der vorliegenden Arbeit werden Schnittstellen und Schutzkonzepten gegen elektrostatische Entladung für eine CMOS-Schaltung mit Gatelänge von 28 nm untersucht und entworfen. Der ESD-Puls wird von HBM(Human body model) mit 1kV Spannungsquelle erzeugt und an die Schutzschaltung angelegt. Das Schutzkonzept wurde vom Halbleiterhersteller STMicroelectronics entwickelt. Nach der Simulation auf Schaltplanebene wurde das Schaltungslayout angefertigt. Im Folgeschritt wurden parasitäre Effekte aus dem Layout extrahiert, anschließend wurden die Simulationen sowohl auf der Schaltplanebene alsn auch auf der Layoutebene miteinander verglichen. Dabei wurde festgestellt, dass die parasitären Kapazitäten einen vernachlässigbar kleinen Einfluss auf das Layout haben. Bei Berücksichtigung der parasitären Widerstände im Layout wurde festgestellt, dass im Gegensatz zur Simulation der Schaltungsebene höhere Spannungsamplituden auftreten. Die Simulationen haben gezeigt, dass die Schutzschaltungen ihre Aufgabe sowohl auf die Schaltplanebene als auch auf der Layoutebene zufriedenstellend erfüllen und den ESD-Puls abbauen. Im normalen Betriebsfall hat aber die Schaltung hinsichtlich der Stromaufnahme einen Nachteil, dieser zeigt sich in Form von hohen Leckströmen in den ESD-Schutzschaltungen für die Eingangssignale.
5. „Redesign of an LNA for 5 GHz to 6 GHz Band“, Studienarbeit, Nr. 1051.
  - Zusammenfassung
  Zusammenfassung
  In this work, a low noise amplifier (LNA) is designed for the 5 GHz WLAN band. The LNA includes an on-chip input transformer for impedance matching to switches at the input side which are also included in the evaluation of the circuit. For designing the LNA, preliminary analyses are conducted that focus on the transistor parameters transit frequency, maximum oscillation frequency and current density for lowest noise figure. With the results from these analyses, four basic LNA designs (common-emitter and cascode, each without and with an additional common-emitter output stage) are build and evaluated and the cascode topology is chosen for the final LNA design. Several input transformers are designed, simulated and evaluated to choose the appropriate one for the LNA design. The selected one is modeled for further investigations and ways to improve on-chip transformers are presented. The complete input signal path is built up and simulated step-by-step, with evaluation of changes in the key performance parameters after each step. These key performance parameters consist of the gain, input reflection coefficient, output reflection coefficient and noise figure. As the switches that are included in the signal path allow to bypass the LNA this offstate is also investigated regarding insertion loss and overall isolation.
6. „Entwurf eines analogen 4:1-Multiplexers mit sehr hoher Bandbreite in einer 130 nm BiCMOS Technologie“
  - Zusammenfassung
  Zusammenfassung
  Die größer werdende Nachfrage nach schnelleren Kommunikationssystemen mit höherer Bandbreite fordert die Entwicklung von sehr schnellen Digital-Analog-Wandlern. Die Abtastrate dieser Wandler ist stark begrenzt durch große Ausgangskapazitäten, da viele Schaltungselemente parallel am Ausgangsknoten hängen. Diese Arbeit befasst sich mit dem Entwurf eines analogen \glqqvier-zu-eins\grqq-Multiplexers in einer führenden 130 Nanometer BiCMOS Technologie. Der Multiplexer ermöglicht die Zeitverschachtelung von vier Digital-Analog-Wandlern. Dies erhöht die Abtastrate um Faktor vier, verglichen mit einem einzelnen Wandler. Zwei verschiedene Schaltungsvarianten werden erläutert. Dabei handelt es sich zum einen um einen monolithischen \glqqvier-zu-eins\grqq-Multiplexer und zum anderen um einen Multiplexer in Baumstruktur, der aus drei \glqqzwei-zu-eins\grqq-Multiplexern besteht. Die Baumstruktur zeigt große Vorteile bei hohen Abtastraten. Das Ergebnis dieser Arbeit ist ein analoger Multiplexerkern mit einer Abtastrate von 160 GSa/s und einer -3-dB-Bandbreite von mehr als 80 GHz. Die differentielle Ein- und Ausgangsspannungsamplitude beträgt 0,5 V. Auch bei hohen Abtastraten zeigt die Schaltung gute lineare Eigenschaften. So wird bei 3 GHz Signalfrequenz ein störfreier Dynamikbereich (SFDR) von über 40 dB und eine effektive Auflösung (ENOB) von 6,6 erreicht.
7. „Untersuchung und Entwurf von Schnittstellen und Schutzkonzepten gegen elektrostatische Entladungen für 28-nm-CMOS-Schaltungen“
  - Zusammenfassung
  Zusammenfassung
  In der vorliegenden Arbeit werden Schnittstellen und Schutzkonzepten gegen elektrostatische Entladung für eine CMOS-Schaltung mit Gatelänge von 28 nm untersucht und entworfen. Der ESD-Puls wird von HBM(Human body model) mit 1kV Spannungsquelle erzeugt und an die Schutzschaltung angelegt. Das Schutzkonzept wurde vom Halbleiterhersteller STMicroelectronics entwickelt. Nach der Simulation auf Schaltplanebene wurde das Schaltungslayout angefertigt. Im Folgeschritt wurden parasitäre Effekte aus dem Layout extrahiert, anschließend wurden die Simulationen sowohl auf der Schaltplanebene alsn auch auf der Layoutebene miteinander verglichen. Dabei wurde festgestellt, dass die parasitären Kapazitäten einen vernachlässigbar kleinen Einfluss auf das Layout haben. Bei Berücksichtigung der parasitären Widerstände im Layout wurde festgestellt, dass im Gegensatz zur Simulation der Schaltungsebene höhere Spannungsamplituden auftreten. Die Simulationen haben gezeigt, dass die Schutzschaltungen ihre Aufgabe sowohl auf die Schaltplanebene als auch auf der Layoutebene zufriedenstellend erfüllen und den ESD-Puls abbauen. Im normalen Betriebsfall hat aber die Schaltung hinsichtlich der Stromaufnahme einen Nachteil, dieser zeigt sich in Form von hohen Leckströmen in den ESD-Schutzschaltungen für die Eingangssignale.
8. „Entwicklung eines logarithmischen Verstärkers mit mehr als 80 dB Dynamikumfang“, Bachelorarbeit, Nr. 1041.
  - Zusammenfassung
  Zusammenfassung
  In dieser Arbeit wird die Entwicklung eines echten, rauscharmen, logarithmischen Spannungsverstärkers mit mehr als 80 dB Dynamikumfang für Raumfahrtanwendungen beschrieben. Angefangen von der theoretischen Betrachtung von analogen Verstärkergrundschaltungen werden die 3 meistverwendeten Schaltungstopologien zur Approximation von logarithmischen Übertragungsverläufen analysiert und für den Einsatz des zu entwerfenden Verstärkers bewertet. Mithilfe dieser Topologien wird die logarithmische Übertragungsfunktion durch lineare Approximation nachgebildet. Nach der Wahl der geeigneten Topologie wird ein mathematischer Vergleich herangezogen, der die Differenz der sukzessiven Approximation zu einer idealen logarithmischen Kennlinie untersucht. Es wird festgestellt, dass ab 10 Stufen die Differenz für den betrachteten Ausgangssignalbereich von 10 µV bis 1 V stets < 1 dB ist. Im nächsten Schritt wird die Funktionen für eine Stufe abgeleitet, Kriterien zur Dimensionierung der Bauelemente aufgestellt und durch Unterteilung in Subschaltungen umgesetzt. Eine Stufe besteht aus einem Kernverstärker, dessen Aufgabe es ist, das Eingangssignal stets mit einem Faktor von 2,49 zu verstärken und einem Limitierer, der diese Verstärkung auf einen Eingangssignalbereich von 0,1 V begrenzt. Der finale Entwurf des Verstärkers in CMOS-Technologie aus 10 Stufen, die in der Parallel-Summation-Topologie realisiert ist, deckt sich sehr gut mit der mathematischen Approximation. Abweichungen sind auf < 0,3 dB beschränkt. Im betrachteten Frequenzbereich von 7 Hz- 300 kHz weist eine Stufe ein eingangsbezogenes Rauschen von 23,4 µVrms bei einer Gesamtleistungsaufnahme von 44,45 mW auf.
9. „Redesign of an LNA for 5 GHz to 6 GHz Band“
  - Zusammenfassung
  Zusammenfassung
  In this work, a low noise amplifier (LNA) is designed for the 5 GHz WLAN band. The LNA includes an on-chip input transformer for impedance matching to switches at the input side which are also included in the evaluation of the circuit. For designing the LNA, preliminary analyses are conducted that focus on the transistor parameters transit frequency, maximum oscillation frequency and current density for lowest noise figure. With the results from these analyses, four basic LNA designs (common-emitter and cascode, each without and with an additional common-emitter output stage) are build and evaluated and the cascode topology is chosen for the final LNA design. Several input transformers are designed, simulated and evaluated to choose the appropriate one for the LNA design. The selected one is modeled for further investigations and ways to improve on-chip transformers are presented. The complete input signal path is built up and simulated step-by-step, with evaluation of changes in the key performance parameters after each step. These key performance parameters consist of the gain, input reflection coefficient, output reflection coefficient and noise figure. As the switches that are included in the signal path allow to bypass the LNA this offstate is also investigated regarding insertion loss and overall isolation.
10. „Entwurf eines analogen 4:1-Multiplexers mit sehr hoher Bandbreite in einer 130 nm BiCMOS Technologie“, Forschungsarbeit, Nr. 1047.
  - Zusammenfassung
  Zusammenfassung
  Die größer werdende Nachfrage nach schnelleren Kommunikationssystemen mit höherer Bandbreite fordert die Entwicklung von sehr schnellen Digital-Analog-Wandlern. Die Abtastrate dieser Wandler ist stark begrenzt durch große Ausgangskapazitäten, da viele Schaltungselemente parallel am Ausgangsknoten hängen. Diese Arbeit befasst sich mit dem Entwurf eines analogen „vier-zu-eins“-Multiplexers in einer führenden 130 Nanometer BiCMOS Technologie. Der Multiplexer ermöglicht die Zeitverschachtelung von vier Digital-Analog-Wandlern. Dies erhöht die Abtastrate um Faktor vier, verglichen mit einem einzelnen Wandler. Zwei verschiedene Schaltungsvarianten werden erläutert. Dabei handelt es sich zum einen um einen monolithischen „vier-zu-eins“-Multiplexer und zum anderen um einen Multiplexer in Baumstruktur, der aus drei „zwei-zu-eins“-Multiplexern besteht. Die Baumstruktur zeigt große Vorteile bei hohen Abtastraten. Das Ergebnis dieser Arbeit ist ein analoger Multiplexerkern mit einer Abtastrate von 160 GSa/s und einer -3-dB-Bandbreite von mehr als 80 GHz. Die differentielle Ein- und Ausgangsspannungsamplitude beträgt 0,5 V. Auch bei hohen Abtastraten zeigt die Schaltung gute lineare Eigenschaften. So wird bei 3 GHz Signalfrequenz ein störfreier Dynamikbereich (SFDR) von über 40 dB und eine effektive Auflösung (ENOB) von 6,6 erreicht.
11. „Evaluation eines echtzeitfähigen digitalen Korrekturverfahrens für einen Analog/Digital-Umsetzer“, Bachelorarbeit, Nr. 1040.
  - Zusammenfassung
  Zusammenfassung
  In dieser Arbeit werden das Prinzip und die Eigenschaften des Analog-Digital-Umsetzers erklärt und die Grundlagen des Korrekturverfahrens beschrieben. Mithilfe des Korrekturverfahrens laut der 3D-LUT (Dreidimensionale Look-Up-Tabelle) werden sowohl der SFDR (Störungsfreier Dynamikbereich, eng: Spurious Free Dynamic Range) als auch das SNDR (eng: Signal-to-Noise and Distortion Ratio) verbessert. Die Zeitabhängigkeit bzw. die Temperaturabhängigkeit des Korrekturverfahrens wird auch diskutiert, d.h., ob das Korrekturverfahren über einen längeren Zeitraum noch sinnvoll funktioniert und wie es sich bei Heize verhält. Mangle des Kältegerätes ist es bei Kälte nicht untersucht. Der ADC wird mit der Abtastrate fs = 6GHz, nominaler Auösung nnom = 9,5Bit und auf zwei Platinen SN015 und SN014 untersucht. Durch das Korrekturverfahren der Platine SN015 werden der SFDR um bis zu 32dB und das SNDR um ca. 5dB verbessert. Bei der Platine SN014 werden der SFDR um bis zu 27dB und das SNDR um ca. 4dB verbessert.
12. „Evaluation eines echtzeitfähigen digitalen Korrekturverfahrens für einen Analog/Digital-Umsetzer“
  - Zusammenfassung
  Zusammenfassung
  In dieser Arbeit werden das Prinzip und die Eigenschaften des Analog-Digital-Umsetzers erklärt und die Grundlagen des Korrekturverfahrens beschrieben. Mithilfe des Korrekturverfahrens laut der 3D-LUT (Dreidimensionale Look-Up-Tabelle) werden sowohl der SFDR (Störungsfreier Dynamikbereich, eng: Spurious Free Dynamic Range) als auch das SNDR (eng: Signal-to-Noise and Distortion Ratio) verbessert. Die Zeitabhängigkeit bzw. die Temperaturabhängigkeit des Korrekturverfahrens wird auch diskutiert, d.h., ob das Korrekturverfahren über einen längeren Zeitraum noch sinnvoll funktioniert und wie es sich bei Heize verhält. Mangle des Kältegerätes ist es bei Kälte nicht untersucht. Der ADC wird mit der Abtastrate fs = 6GHz, nominaler Auösung nnom = 9,5Bit und auf zwei Platinen SN015 und SN014 untersucht. Durch das Korrekturverfahren der Platine SN015 werden der SFDR um bis zu 32dB und das SNDR um ca. 5dB verbessert. Bei der Platine SN014 werden der SFDR um bis zu 27dB und das SNDR um ca. 4dB verbessert.
13. „Optimierung einer automatischen Verstärkungsregelung in einer 130 nm CMOS-Technologie“
  - Zusammenfassung
  Zusammenfassung
  In der vorliegenden Arbeit geht es um die automatische Verstärkungsregelung (AGC) im Empfängersystem. Eine AGC besteht aus Verstärker mit einstellbarer Verstärkung (VGA), Gleichtaktregler, Demodulator, Entscheider und Regler. Zunächst werden die theoretischen Grundlagen diese Komponente erklärt. Dann werden die Funktionen der einzelnen Komponente der AGC vorgestellt. Dann wird der Regler beschrieben, da der Regler eine wichtige Rolle in der VGA spielt. In der Arbeit werden insgesamt drei Regler vorgestellt und verglichen. Anschließend können auch unterschiedliche Auslegungen des AGC-Systems dargestellt werden. Diese Auslegungen sind mit unterschiedlichen Komponenten und verschiedenen Schaltplan aufgebaut. Nach dem Vergleich der allen Auslegungen wird eine beste Auslegung festgelegt.
14. „Entwurf und Optimierung eines rücksetzbaren, strahlungsharten Taktteilers mit Fehlerdetektion und zugehörigen Komponenten“
  - Zusammenfassung
  Zusammenfassung
  In dieser Bachelorarbeit wird der Entwurf eines strahlungsharten Taktteilers und der für die Strahlungshärte notwendigen Komponenten beschrieben. Zuerst werden die theoretischen Grundlagen der Teilchenstrahlung im Weltraum und ihre Effekte auf integrierte Schaltungen vorgestellt. Darauf folgt der Entwurf der strahlungsharten Komponenten. Diese sind hier ein Guard Gate, ein D-Flipflop und ein RS-Flipflop. Anschließend wird das neue Konzept des Taktteilers vorgestellt, das einen bereits vorhandenen alten Entwurf um Rücksetzmöglichkeiten und eine Fehlererkennung erweitert. Dieses neue Konzept wird mithilfe der strahlungsharten Komponenten für den Einsatz im Weltraum optimiert und entworfen. Abschließend werden Simulationsergebnisse vorgestellt. Die entworfenen Komponenten und der Taktteiler funktionieren wie gewünscht. Im Taktteiler entstehende Fehler werden in weniger als 1 ns erkannt. Außerdem ist der Taktteiler wie gefordert rücksetzbar und läuft nach einem Reset zuverlässig an.
15. „Design of a High-Speed Clock Regeneration Circuit for a 128 GS/s Analog Demultiplexer“
  - Zusammenfassung
  Zusammenfassung
  Abstract In this master thesis, a high-speed clock regeneration circuit for a 128 GS/s analog demultiplexer is designed in a 250 nm SiGe BiCMOS technology from Infineon Technologies and verified on RLC extracted post-layout level. The gain and bandwidth of the designed clock regeneration circuit are 32 dB and 76 GHz respectively. The peak-to-peak jitter is determined as 98.99 fs and the overall power consumption of the clock recovery to 366.1 mW. Since the analog demultiplexer requires two additional 32 GHz clocks phase shifted by 90◦, a frequency divider by 2 (FD/2) is integrated within the clock regeneration circuitry. Within this thesis, two amplifier architectures are considered and studied for the clock regeneration circuit. At first, the design of Cherry Hooper (CH) amplifiers with emitter feedback and then Differential amplifiers (DA) with inductive peaking are schematically studied and compared against each other in B11HFC technology by Infineon Technologies. The CH amplifier is designed with emitter feedback for bandwidth enhancement. The inductor design of the differential amplifier is carried out using Momentum simulator 7.6.1 within Cadence Virtuoso IC 6.1.6. The peakto-peak output voltage swing is measured at 500 mV. On simulation level, though CH amplifiers with emitter feedback provides high gain and consumes less area for higher order amplifiers, they produce a strong roll-off gain at larger frequencies when a stronger negative feedback is chosen and attains less bandwidth for higher order amplifiers. On the other hand, DA with inductive peaking provide a significant increase in bandwidth with less power consumption than CH amplifiers. Also they provide smaller gain roll-off at higher frequencies with comparable gain peaking than CH amplifiers which makes them efficient to regenerate the clock signals beyond the 3 dB bandwidth point. Due to these reasons, the Differential amplifier with inductive peaking is chosen over Cherry Hooper amplifier with emitter feedback in this master thesis for designing the Clock regeneration circuit.
16. „Entwurf einer FPGA-basierten Messumgebung für Chips mit hochbitratiger paralleler Schnittstelle“, Masterarbeit, Nr. 1059.
  - Zusammenfassung
  Zusammenfassung
  Diese Arbeit zeigt die Konzeption, Umsetzung und Analyse beim Entwurf einer auf Field Programmable Gate Array (FPGA)-basierenden Messumgebung für integrierte Schaltungen mit hochbitratiger paralleler Schnittstelle. Kapitel 2 beschreibt die typischen Probleme paralleler Schnittstellen. Es folgt eine genauere Betrachtung über metastabile Zustände innerhalb digitaler Systeme. Zudem sind heutige hochbitrate Übertragungssysteme umrissen. Die Systemübersicht zeigt den Messaufbau und welche Probleme bei der parallelen Datenübertragung in diesem speziellen Fall entstehen. Diese werden in den Kontext der Synchronisierung eingeordnet und ein erstes Vorgehen zur Problemlösung wird erläutert. Zudem sind die Schnittstellen auf Systemebene und zentralen Komponenten des Messaufbaus beschrieben. In Kapitel 5 sind die Abstraktion der durch das Messsystem eingebrachten Verzögerungen und wie diese in einem Algorithmus zur Kompensation eingebettet sind, gezeigt. Der ausgearbeitete Algorithmus wird in einer Architektur integriert, die auf einem FPGA umsetzbar ist. Es folgt eine Beschreibung des eingesetzten und implementierten Systembusses sowie des Protokolls zur Kommunikation mit dem Steuerrechner. Des Weiteren wird die Python-Steuersoftware erläutert. In Kapitel 6 sind die Module beschrieben, die am Systembus anliegen. Diese setzen die Synchronisierung um. Hierbei werden die Konzepte aus Kapitel 5 auf die Module übertragen. Es folgen die Messungen und Analyse der Messergebnisse des FPGA-Entwurfs. Es werden die Unterschiede vor und nach der Synchronisierung im Zeitbereich gezeigt. Eine Aussage über die Qualität der Abtastzeitpunktausrichtung liefern die Spektren. Eingebrachte Abtastfehler einzelner Bits zeigen die Auswirkung im Spektrum.
17. „Extrem rauscharmer Ladungsverstärker für schnellste Staubteilchen“, Forschungsarbeit, Nr. 1043.
  - Zusammenfassung
  Zusammenfassung
  Für Raumfahrtanwendungen wird ein rauscharmer Ladungserstärker in dieser Arbeit aufgebaut. Von großer Bedeutung für die Schaltungsentwicklung sind die Realisierung einer hohen Verstärkung im Betriebsfrequenzbereich von 10 kHz bis 50 MHz und die Rauschminimierung des Gesamtsystems. Der Entwicklungsprozess basiert auf den entsprechenden theoretischen Grundlagen über z.B. Kaskodenschaltung, Stromspiegel und äquivalente Rauschladung. Die notwendige Voraussetzung für ein rauscharmen Ladungsverstärker ist, eine geeignete Technologie mit optimalem Rauschverhalten zu wählen. Dabei werden verschiedende Halbleiterprozesse verglichen und schließlich wird die Technologie 65 nm-1,8 V-PSVT von STMicroelectronics als die ideale Option für den folgenden Entwurf gewählt. Bei der Schaltungsauslegung werden mehrere Bausteine eingesetzt. Der Entwurfprozess des rauscharmen Ladungsverstärkers wird unter den bestimmten Rahmenbedingungen, wie die Detektorkapazität von 5 pF und die Rückkopplungskapazität von 200 fF, berücksichtigt. Der Entwurf lässt sich mithilfe der Entwurfsanforderungen und der Simulationsergebnisse untersuchen. Als die Endergebnisse der Eingenschaften des entworfenen Verstärkers beträgt die Verstärkung bei 50 MHz ungefähr 53,91 dB, der Phasenrand ungefähr 82,32 Grad und die äquivalente Rauschladung ungefähr 129, 7 e− auf.
18. „Entwurf und Optimierung eines rücksetzbaren, strahlungsharten Taktteilers mit Fehlerdetektion und zugehörigen Komponenten“, Bachelorarbeit, Nr. 1044.
  - Zusammenfassung
  Zusammenfassung
  In dieser Bachelorarbeit wird der Entwurf eines strahlungsharten Taktteilers und der für die Strahlungshärte notwendigen Komponenten beschrieben. Zuerst werden die theoretischen Grundlagen der Teilchenstrahlung im Weltraum und ihre Effekte auf integrierte Schaltungen vorgestellt. Darauf folgt der Entwurf der strahlungsharten Komponenten. Diese sind hier ein Guard Gate, ein D-Flipflop und ein RS-Flipflop. Anschließend wird das neue Konzept des Taktteilers vorgestellt, das einen bereits vorhandenen alten Entwurf um Rücksetzmöglichkeiten und eine Fehlererkennung erweitert. Dieses neue Konzept wird mithilfe der strahlungsharten Komponenten für den Einsatz im Weltraum optimiert und entworfen. Abschließend werden Simulationsergebnisse vorgestellt. Die entworfenen Komponenten und der Taktteiler funktionieren wie gewünscht. Im Taktteiler entstehende Fehler werden in weniger als 1 ns erkannt. Außerdem ist der Taktteiler wie gefordert rücksetzbar und läuft nach einem Reset zuverlässig an.
19. „Optimierung einer automatischen Verstärkungsregelung in einer 130 nm CMOS-Technologie“, Forschungsarbeit, Nr. 1039.
  - Zusammenfassung
  Zusammenfassung
  In der vorliegenden Arbeit geht es um die automatische Verstärkungsregelung (AGC) im Empfängersystem. Eine AGC besteht aus Verstärker mit einstellbarer Verstärkung (VGA), Gleichtaktregler, Demodulator, Entscheider und Regler. Zunächst werden die theoretischen Grundlagen diese Komponente erklärt. Dann werden die Funktionen der einzelnen Komponente der AGC vorgestellt. Dann wird der Regler beschrieben, da der Regler eine wichtige Rolle in der VGA spielt. In der Arbeit werden insgesamt drei Regler vorgestellt und verglichen. Anschließend können auch unterschiedliche Auslegungen des AGC-Systems dargestellt werden. Diese Auslegungen sind mit unterschiedlichen Komponenten und verschiedenen Schaltplan aufgebaut. Nach dem Vergleich der allen Auslegungen wird eine beste Auslegung festgelegt.
20. „Auslegung von Multimoden-Interferometern für die spektrale Analyse optischer Signale“
  - Zusammenfassung
  Zusammenfassung
  Die nachfolgende Bachelorarbeit untersucht Multimoden-Interferometer (MMI), welche für das wellenlängenabhängige Routing und in der Sensorik verwendet werden können. Zwei MMIs ergeben durch Hintereinanderschalten über ein Array aus Wellenleitern den Erweiterten Mach-Zehnder-Schalter (EMZS). Der EMZS kann das Signal mithilfe von Phasenmodulation in den Phasenschiebern, welche auf den Wellenleitern angebracht sind, auf verschiedene Ausgänge steuern. Hauptziel der Arbeit ist es, die Phasenverschiebung in den Phasenschiebern, die notwendig ist, um alle Ausgänge ansteuern zu können, für unterschiedliche EMZS zu berechnen. Dabei soll die geringstmögliche Phasenverschiebung gefunden werden, da so die Übertragungsverluste minimiert werden können. Mithilfe der Transfer-Matrizen können die Phasenbeziehungen innerhalb des EMZS untersucht werden und so die minimalen Phasenverschiebungen, die notwendig sind, um alle Ausgänge ansteuern zu können, berechnet werden. Es wird gezeigt, dass für einen 5 x 5 EMZS besonders geringe Phasenverschiebungen von 4p /5 notwendig sind. Anhand dieses Ergebnisses erfolgt die Untersuchung und Auslegung des 5 x 5 MMIs, sowie für weitere N x N MMIs. Für die Berechnung der Strahlengänge wird auf die Software FIMMPROP zurückgegriffen.
21. „Simulation von Sub-Wellenlängen-Wellenleitern“, Bachelorarbeit, Nr. 1052.
  - Zusammenfassung
  Zusammenfassung
  Die vorliegende Bachelorarbeit befasst sich mit der Simulation von Sub-Wellenlängen-Wellenleitern. Sub-Wellenlängen-Wellenleiter sind dielektrische Wellenleiter, die als Bragg-Gitter ausgeführt sind, also eine periodische Variation des Brechungsindex aufweisen. Bragg-Gitter haben Wellenlängenbereiche unterhalb der Abmessungen des Wellenleiters, in denen sie einfallendes Licht nahezu vollständig reflektieren. In der Nähe dieser Bandlücken entsteht Slow-Light. Die Verlangsamung des Lichts erlaubt es, kompaktere Modulatorarme in Mach-Zehnder-Modulatoren herzustellen und die erforderliche Spannung zur Modulation zu reduzieren. Kern dieser Arbeit ist die Entwicklung und Verifizierung einer Simulationsmethodik zur Simulation von Sub-Wellenlängen-Wellenleitern. Die Simulationsergebnisse werden mit Messungen vorhandener Strukturen verglichen. Es zeigt sich eine gute Übereinstimmung. Abschließend wird der Füllfaktor eines Wellenleiters zur Optimierung variiert. Es zeigt sich, dass ein Kompromiss zwischen Gruppengeschwindigkeit und Bandbreite gefunden werden muss. Eine Verringerung der Gruppengeschwindigkeit auf 1/18 der Vakuumlichtgeschwindigkeit ist nur über einem Bereich von wenigen Nanometern zu beobachten, wohingegen eine Verringerung auf 1/6 über einen Bereich von ca. 60nm zu sehen ist.
22. „Design and Implementation of a DRP Component for Multi-Input and Multi-Output MMCM of Xilinx 7 Series and Virtex-6 FPGA“
  - Zusammenfassung
  Zusammenfassung
  For the field-programmable gate array (FPGA) based systems, mixed-mode clock managers (MMCMs) are usually used to generate clock signals to drive synchronous digital circuits. Sometimes the MMCM generated clock signals need to be change dynamically when the circuit is running, in this case the MMCM output clocks can be changed in frequency, phase and duty cycle through the dynamic reconfiguration port (DRP) on the fly. The uncertainty of clock signals, which can be observed as timing fluctuation in the time domain as well as frequency instability in the frequency domain, has to be taken into consideration in timing sensitive application designs. The clock signal uncertainty can be quantitatively analyzed either in the time domain as jitter or in the frequency domain as phase noise. This master thesis concentrates on multi-input multi-output (MIMO) MMCM systems of both 7 Series and Virtex-6 FPGAs with two input clocks and up to seven output clocks. The master thesis proposes the algorithms to determine optimum reconfiguration attribute values according to the complex frequency, phase, and duty cycle requirements, which ensure to generate clock signals with high accuracy and low jitter. In addition, we present also the dynamic reconfiguration component designs that are able to change the output clock signals in frequency, phase and duty cycle dynamically, and fine-tune the phase shift with very high resolution as well. In this master thesis, the test setups for our frequency, phase shift, and duty cycle measurements, as well as for the phase noise and jitter tests, are also illustrated in detail. Furthermore, the algorithms proposed in this master thesis are compared with Xilinx GUI tool Clocking Wizard by showing selected end-to-end results that have been measured according to various frequency, phase, and duty cycle requirements. Their phase noise and calculated jitter of the MMCM output clocks have been also compared in this thesis.
23. „Operationsverstärkerschaltung zur Messung von Strömen im Nanoampere-Bereich“, Forschungsarbeit, Nr. 1042.
  - Zusammenfassung
  Zusammenfassung
  The following work discusses the desgin and characterization of an operational amplifier for measuring nano-ampere currents. Furthermore the work serves as a basis for the following built of an amplifier-circuit for a novel nano-acceleration-sensor. At the beginning theoretical calculations for choosing the right operational amplifier are made. The operational amplifier must have an minimal gain-bandwidth-product of 8.3 MHz, noise as low as possible and an output voltage range from 0 V to 5 V. Farther problems in layout development are shown and appropriate solving approaches are made. With help of various approaches it is possible to reduce the parasitic capacities of the circuit board to a value of 32 fF. The evaluation shows an achievable frequency of 44.2 kHz with an transimpedance of 108 V/A. The input referred noise with 15,2 fA/ √Hz is correspondingly low.
24. „Charakterisierung von Polymer-Deckschichten in integrierten Silizium-Hybrid-Modulatoren“
  - Zusammenfassung
  Zusammenfassung
  In der vorliegenden Masterarbeit wird der Einfluss von speziellen organischen Polymer-Deckschichten auf Silizium-Hybrid-Modulatoren untersucht. Silizium-Hybrid-Modulatoren sind wichtige photonische Bauelemente, die in integrierten optischen Übertragungsstrecken Anwendung finden können. Sie wandeln elektrische Datenströme in optische um. Um in optischen Übertragungsstrecken hohe Bandbreiten von z.B. 100 GHz zu erhalten, werden geeignete elektrooptische Materialien benötigt. Materialien wie die verwendeten speziellen organischen Polymer-Deckschichten können hohe elektrooptische Koeffizienten aufweisen. Mit Anlegen eines elektrischen Feldes ändern sie ihren Brechungsindex. Bei diesem Effekt handelt es sich um den sogenannten Pockels-Effekt. Um den Effekt zu generieren, müssen die Chromophore in den Polymer-Deckschichten bei einer Temperatur von z.B. 115 °C ausgerichtet werden. Für die Untersuchungen wird die Silizium-auf-Isolator (SOI) Materialplattform herangezogen. Diese bildet die Grundlage für die integrierten Schaltungen und die elektrooptischen Messungen. Besonders die Auswirkung der Polymer-Deckschicht auf den Mach-Zehnder-Modulator wird untersucht. Mit der kommerziellen Software Fimmwave von Photon Design werden die beschichteten Wellenleiterarme des Mach-Zehnder-Modulators simuliert. Diese bilden die Grundlage für die Berechnung der Sensitivität und der elektrooptischen Koeffizienten der Polymer-Deckschichten.
25. „Integration von Laserdioden in integriert-optische Systeme“
  - Zusammenfassung
  Zusammenfassung
  Die nachfolgende Masterarbeit befasst sich mit der Integration von Laserdioden in integriert-optische Systeme. Hierfür wird ein Messingblock mit einem Messaufbau zusammen entwickelt, der einen Einkoppelwinkel der Laserdiode von 12◦ sicherstellen soll. Die Laserdiode wird auf den Messingblock montiert und mit Hilfe einer Halterung in einen Messplatz integriert. Mit den am Messplatz vorhandenen Justiereinheiten wird die Laserdiode über einen Gitterkoppler positioniert und samt Messingblock auf den Chip geklebt. Die Koppelverluste liegen bei 22 dB. In dieser Arbeit wird gezeigt, dass diese theoretisch mit verbesserten Justiereinheiten auf bis zu 3 dB reduziert werden können. Die Simulationen basieren dabei auf der Software CAMFR. Es wird gezeigt, dass die Gitterkoppler für Laserstrahlung aus einer Laserdiode geeignet sind und nicht modiziert werden müssen.
26. „Extrem rauscharmer Ladungsverstärker für schnellste Staubteilchen“
  - Zusammenfassung
  Zusammenfassung
  Für Raumfahrtanwendungen wird ein rauscharmer Ladungserstärker in dieser Arbeit aufgebaut. Von großer Bedeutung für die Schaltungsentwicklung sind die Realisierung einer hohen Verstärkung im Betriebsfrequenzbereich von 10 kHz bis 50 MHz und die Rauschminimierung des Gesamtsystems. Der Entwicklungsprozess basiert auf den entsprechenden theoretischen Grundlagen über z.B. Kaskodenschaltung, Stromspiegel und äquivalente Rauschladung. Die notwendige Voraussetzung für ein rauscharmen Ladungsverstärker ist, eine geeignete Technologie mit optimalem Rauschverhalten zu wählen. Dabei werden verschiedende Halbleiterprozesse verglichen und schließlich wird die Technologie 65 nm-1,8 V-PSVT von STMicroelectronics als die ideale Option für den folgenden Entwurf gewählt. Bei der Schaltungsauslegung werden mehrere Bausteine eingesetzt. Der Entwurfprozess des rauscharmen Ladungsverstärkers wird unter den bestimmten Rahmenbedingungen, wie die Detektorkapazität von 5 pF und die Rückkopplungskapazität von 200 fF, berücksichtigt. Der Entwurf lässt sich mithilfe der Entwurfsanforderungen und der Simulationsergebnisse untersuchen. Als die Endergebnisse der Eingenschaften des entworfenen Verstärkers beträgt die Verstärkung bei 50 MHz ungefähr 53,91 dB, der Phasenrand ungefähr 82,32 Grad und die äquivalente Rauschladung ungefähr 129, 7 e$-$ auf.
27. „Physikalischer Entwurf eines schnellen CMOS-Rechenwerks für einen Analog-Digital-Umsetzer“, Forschungsarbeit, Nr. 1049.
  - Zusammenfassung
  Zusammenfassung
  In dieser Forschungsarbeit am Institut für Elektrische und Optische Nachrichtentechnik wird ein bereits auf Schaltplanebene existierender 10Bit Analog-Digital-Umsetzer(AD-Umsetzer) entworfen. Bei der in der 55nm-BiCMOS-Technologie gebauten Schaltung handelt es sich um den Digitalteil eines AD-Umsetzers. Der Analogteil wird nicht betrachtet und ist mit Bipolartransistoren realisiert. Zum Entwurf des Digitalteils gehört der Entwurf von vier Rechenwerken, die eine Datenrate von 12GS/s ermöglichen. Für die Parallelisierung der Rechenwerke müssen Komponenten wie Demultiplexer und Multiplexer entworfen werden. Nachdem Entwurf findet eine Untersuchung in Form einer Simulation statt, bei der der Einfluss der parasitären Effekte auf die Schaltung betrachtet wird. Ergebnisse der Untersuchung zeigen eine Flächen- und Leistungsersparnis von 98\% im Vergleich zur Vorgängerversion(ADC3), der aus Bipolartransistoren realisiert wurde.
2017
1. „Circuit for Calibration of a Fast Digital-to-Analog Converter in a 28 nm Technology“, Studienarbeit, Nr. 1034.
  - Zusammenfassung
  Zusammenfassung
  The presented work demonstrates a realization of a full calibration circuit for a very fast Digital-to-Analog Converter (DAC) in a 28 nm Fully Depleted Silicon-On-Insulator (FD-SOI) Complementary Metal-Oxide-Semiconductor (CMOS) technology. The system provides two output supply voltages to control the gate source voltages of N-type and P-type transistors of 38 output inverters of a segmented DAC having a nominal resolution of 8 bits; where the least significant bits are encoded in a binary form in 4 channels and are inputs to an R2R ladder, while the most significant bits are encoded in a unary form through 15 channels resulting in 19 differential channels in total. The aim is to match the resistance of value 2R seen at the output R-2R ladder or the unary ladder to two given reference series resistances, each with value R and accordingly keep the R and 2R relation always valid. As a result, the Integral non-Linearity (INL) of the DAC is greatly enhanced. The system mainly consists of four main parts. The most crucial block is a Proportional-Integral controller that is designed according to classical control theories to assure system stability using only one operational amplifier. One of the key blocks in the design is a fixed current source that should drive both the reference circuit and the feedback path. Monte Carlo mismatch simulations are carried out using two different implementations for the current sources. The most robust and immune design against mismatch is used in the final design. The worst case average mismatch ratio, that is the quotient of the difference in the resistance value seen in the reference 2R branch and the feedback controlled branch divided by the total 2R reference resistance value, reaches 0.63 \%. At nominal values, this average resistance mismatch ratio is less than 0.125 \%. The total system power dissipation, including both NMOS and PMOS controllers, reaches 95 mW at a temperature of 27 °C.
2. „Entwurf eines schnellen CMOS-Rechenwerkes für einen Analog/Digital-Umsetzer“, Bachelorarbeit, Nr. 1020.
  - Zusammenfassung
  Zusammenfassung
  In dieser Bachelorarbeit wird ein schon mit Bipolartransistoren in der CML-Logik aufgebauter Analog-Digital-Umsetzer in der CMOS-Technologie nachgebaut. Dabei handelt es sich jedoch nur um den Digitalteil. Der entsprechende Analogteil wird weiterhin mit Bipolartransistoren gebaut, was im Vergleich mit dem Digitalteil eine relativ hohe Stromaufnahme herbeiführt. Deswegen werden zuerst die schon vorhandenen Grundgatter aus der CMOS-Standardzellenbibliothek der 55 nm BiCMOS-Technologie von ST-Microelectronics hauptsächlich auf ihre Schnelligkeit untersucht. Nachdem geeignete Grundgatter gefunden wurden, wird das Rechenwerk komplett aufgebaut und die maximal erreichte Frequenz ergründet. Hierfür werden mehrere Varianten analysiert. Danach wird eine Taktverteilung implementiert. Letztendlich werden vier Rechenwerke parallelisiert um die geforderte Datenrate von 12,8 GS/s zu gewährleisten. Hierzu sind der Aufbau von Multiplexern, Demultiplexern und eines Taktteilers nötig.
3. „Realisierung eines integriert-optischen Sensors zur selektiven Blei-Ionen-Detektion“, Bachelorarbeit, Nr. 1021.
  - Zusammenfassung
  Zusammenfassung
  In dieser Bachelorarbeit wird ein Ansatz zur Realisierung eines partikelbasierten Immunassays zur selektiven Blei(II)-Detektion untersucht. Hierbei wird ein integriert-optischer Silizium-Chip mit integrierten Wellenleiterstrukturen mit P(VPS-co-EBA)-Partikeln beschichtet, welche eine hohe Selektivität für die Anbindung von Blei-Ionen aufweisen. Die Beschichtung erfolgt in einem Prozess, in welchem die Oberfläche in vier Schritten funktionalisiert wird. Die Güte der Oberfläche wird mithilfe von Kontaktwinkelmessung und Mikroskopie beurteilt. Die Detektion von Blei-Ionen erfolgt über einen interferometrischen Ansatz, in welchem die ersten beiden TE-Moden angeregt werden und durch einen Wellenleiter geführt werden. Nach Zurücklegen der Wellenleiterstrecke interferieren die beiden Teilstrahlen. Bei Zugabe von Blei-Ionen ist im Transmissionsspektrum eine Verschiebung der optischen Resonanzwellenlänge zu beobachten. Dies geschieht wahrscheinlich durch Einlagerung bzw. Anbindung von Blei-Ionen an die selektiven Partikel. Aufgrund mehrerer diskutierter Einflussfaktoren ist die Bedeckung des Chips mit Partikeln von Chip zu Chip unterschiedlich und auch die Bindung der Partikel an den Chip variiert. Beschichtete Chips weisen bei einer bestimmten Modifikation des Beschichtungsvorgangs deutlich höhere Sensitivitäten auf als unbeschichtete. Dabei ist von Bedeutung, dass bei noch nicht zuvor benutzten Chips noch keine eventuelle Partikelablösung oder -anhaftung stattgefunden hat. Die Methode ist aufgrund der unzureichenden und inkonsistenten Messergebnisse noch nicht mit herkömmlichen analytischen Methoden vergleichbar.
4. „Vergleichsstudie von Schaltungskonzepten für einen analogen 2:1 Multiplexer in einer SiGe BiCMOS-Technologie“, Forschungsarbeit, Nr. 1026.
  - Zusammenfassung
  Zusammenfassung
  In dieser Arbeit wurde einer Multiplexer in groÿer Dimensionierung entworfen, der die gleiche Funktion wie der vorher in kleiner Dimensionierung entworfene Multiplexer verwirkt. Der Emitterfolger der Taktendstufe im Groÿen MUXwurde vor der Simulation auf Schaltplanebene optimiert. Bei der Simulation wurden die beiden Schaltungen des Kleinen MUXund des Groÿen MUXdie Übertragungskennlinie, das Augendiagramm am Eingang und am Ausgang, die S-Parameter bei Kleinsignal und Groÿsignal und die Anstiegszeit betrachtet. Der Groÿe MUXhat relative bessere Augenönung. Der Kleine MUXist besser bei der S-Parameter. Die statische Übertragungskennlinie und Anstiegszeit am Taktpfad der beiden MUX sind miteinander keinen groÿen Unterschied. Zusammenfassend sind die beiden MUX keinen deutlichen Unterschied.
5. „Rauschuntersuchungen und Fehleranalyse eines integrierten 27MHz GmC Bandpassfilters.“, Bachelorarbeit, Nr. 1025.
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  Zusammenfassung
  In dieser Bachelorarbeit werden die Komponenten eines dreistufigen GmC-Bandpassfilters 6. Ordnung, drei Bandpassfilter 2. Ordnung bestehend aus hoch linearen geregelten Transkonduktanzverstärkern und Kapazitäten, auf Rauschen und Fehler untersucht. Zuerst werden die Eigenschaften der verwendeten Simulationsarten kurz beschrieben. Daraufhin wird das Rauschen des Transkonduktanzverstärkers mit schrittweise eingebauten Regelungen und Einstellnetzwerk untersucht. Da es beim Einstellen der Filterstufe zu Problemen kommt, kann hierfür keine Rauschanalyse durchgeführt werden. Rechnerisches Abschätzen des Rauschens führt aufgrund fehlender Werte zu keinem brauchbarem Ergebnis. Deshalb werden die Einstellprobleme untersucht und die Ursachen drei gefundener Fehlerbilder untersucht. Als Ursachen ergeben sich Leckströme im Einstellnetzwerk, eine zu geringe Bandbreite des Transkonduktanzverstärkers, sowie Instabilität der Filterstufe. Zu den ersten zwei Ursachen werden weiterhin Lösungsansätze vorgestellt.
6. „Entwurf eines limitierenden Verstärkers für 27 MHz in einer 130 nm CMOS Technologie“, Bachelorarbeit, Nr. 1030.
  - Zusammenfassung
  Zusammenfassung
  Der Entwurf eines integrierten limitierenden Verstärkers (LiA) in einer 130 nm CMOS-Technologie für 27 MHz wird in der vorliegenden Arbeit beschrieben. Der LiA ist im Empfangspfad einer energieeffizienten Empfängerschaltung, die im Rahmen des Forschungsprojekts „Komplexe Systeme in Folie“ (KoSiF) untersucht wurde, untergebracht. Nach der Vorstellung des Forschungsprojekts, werden die theoretischen Grundlagen beschrieben, die für den Entwurf eines limitierenden Verstärkers von Bedeutung sind. Die enthaltenen Komponenten werden vorgestellt, sowie die zum Verständnis wichtigen mathematischen Zusammenhänge und hilfreichen Gleichungen motiviert und hergeleitet. Aufbauend auf dem theoretischen Fundament, werden drei Verstärkerkonzepte vorgestellt. Der ausführlichen Beschreibung des jeweiligen Konzepts folgt die Beschreibung des Entwurfs mit detaillierten Kennwerten der einzelnen Komponenten. Die jeweiligen Simulationsergebnisse runden die Beschreibung des Verstärkerkonzepts ab. Ausgehend von den Simulationsergebnissen werden nach Beschreibung der Simulationsprinzipien, die drei Konzepte hinsichtlich definierter Kenngrößen verglichen und vor dem Hintergrund der Aufgabenstellung bewertet. Es folgen die Auswahl eines Konzepts und der Entwurf einer Verstärkerkaskade. Nach Optimierung derselben, werden die Simulationsergebnisse vorgestellt und zur Bewertung mit den Zielspezifikationen verglichen. Dieser Vergleich führt zur Auswahl eines Konzept und der Dimensionierung einer Verstärkerkaskade hinsichtlich aller geforderten Parameter. Die Zielspezifikationen waren je Verstärkerstufe neben einer Stromaufnahme kleiner 10 µA, bei einer Versorgungsspannung von 1,2 V die DC-Verstärkung des LiA von größer 60 dB. Der in dieser Arbeit realisierte LiA hat eine Stromaufnahme von nur 6 µA je Stufe und eine DC-Verstärkung von 72,2 dB. Der limitierende Verstärker ist erfolgreich entworfen worden.
7. „Studie zu einem rauscharmen Ladungsverstärker mit anpassbarer Eingangsstufe“, Forschungsarbeit, Nr. 1036.
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  Zusammenfassung
  Diese Arbeit befasst sich mit der Untersuchung eines Konzepts eines rauscharmen, anpassbaren Ladungsverstärkers. Hierzu erfolgt zunächst eine Identifizierung der auftretenden Rauschquellen durch theoretische Betrachtungen. Weiter wird das Potential einer möglichen Idee aufgezeigt und ein Worst-Case-Szenario ermittelt. Dieses Szenario bildet die Basis des gesamten Verstärkerentwurfs. Nach den Betrachtungen folgt der endgültige Schaltungsentwurf auf Schaltplanebene. Hierbei wird darauf geachtet, dass die Werte aus dem Szenario nicht überschritten werden. Die Schaltung besteht aus drei unterschiedlichen Ladungsverstärkern, deren Eingangstransistoren getrennt für sich auf die Detektorkapazitäten angepasst sind. Die Berechnungen und Entwürfe sind für Detektorkapazitäten der Größen 1 pF, 5 pF und 25 pF ausgelegt. Zusätzlich beinhaltet der Schaltungsentwurf notwendige Schalttransistoren für die Ansteuerung der Ladungsverstärker. Eine weitere Untersuchung berücksichtigt das Rauschverhalten dieser Schalter und die Betrachtung der optimalen Dimensionierung mit anschließender Umsetzung. Die Stabilität der Schaltung ist in allen Konfigurationen sichergestellt, indem jeweils ein Phasenrand von mehr als 50° eingehalten wird. Die verwendete Technologie ist ein 350nm-CMOS Prozess mit der für diese Problemstellung geringen Rauschleistung. Der endgültige Schaltungsentwurf ist auf den Frequenzbereich 10 kHz bis 10 MHz ausgelegt, sodass sich in diesem Frequenzbereich die äquivalenten Rauschladungen ( = 1pF) = 103e, ( = 5pF) = 119,2e und ( = 25pF) = 220,8e einstellt. Diese s übersteigen die äquivalenten Rauschladungen für eine nicht optimierte Auslegung der Ladungsverstärker um bis zu 198,11\% und im besten Fall um nur 4,05\%. Die Tendenz zeigt eine Funktionalität des Konzepts für Ladungsverstärker mit einer Detektorkapazität > 25pF. Für den untersuchten Fall erweist sich das betrachtete Verfahren als ungeeignet.
8. „Entwurf eines breitbandigen linearen Verstärkers mit einstellbarem Frequenzgang“, Bachelorarbeit, Nr. 1033.
  - Zusammenfassung
  Zusammenfassung
  Diese Bachelorarbeit beschäftigt sich mit dem Entwurf eines breitbandigen linearen Verstärkers mit einstellbarem Frequenzgang. Auf Basis einer Analyse der verfügbaren Bauteile in der vorliegenden Halbleitertechnologie wird eine Schaltungstopologie entwickelt, welche diverse Möglichkeiten zur Beeinflussung des Verstärkers bereitstellt. Realisiert ist dies durch Variation der Ströme in den einzelnen Stufen und einer veränderbaren Kapazität in Form eines Varaktors. Zur späteren Integration in Messumgebungen oder andere Schaltungen ist der Ein- sowie Ausgang an ein differenzielles 100 Ω-System angepasst. Der Maskenentwurf zu dem Schaltplan ist ebenfalls Bestandteil dieser Arbeit. Simulationen der Schaltung ergeben unter Berücksichtigung der parasitären Elemente eine 3 dB-Großsignalbandbreite von 75 GHz bis 105 GHz bei einer durchschnittlichen effektiven Auflösung von 6,2 bit.
9. „Entwurf einer Referenzspannungsregelung für einen Analog/Digital-Umsetzer“
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  Zusammenfassung
  Das Ziel der vorliegenden Arbeit besteht im Entwurf einer Schaltung zur Referenzspannungsregelung mit einer modernen 55nm BiCMOS Technologie. Eine alte Version von der zu entwickelnden Schaltung wurde als Vorlage zum Einarbeiten gegeben. Die wichtigste Komponente der Schaltung zur Spannungsregelung stellt ein Regelkreis dar, welcher zwei Operationsverstärker umfasst. Zur Kompensation der Temperatureffekte wird noch eine Bandabstandsreferenzschaltung entwickelt. In dieser Arbeit werden zwei unterschiedliche Konzepte zur Spannungsregelung erarbeitet. Zu jedem Konzept wird ein entsprechender Regler aufgebaut. Durch die Kombination der Gleichtaktregelung zusammen mit dem digitalen CMOS-Umschalter sollte der Referenzspannungsbereich zwischen 0, 8V und 1V umschaltbar sein. Außerdem sollte noch die Möglichkeit bestehen, diesen Bereich von außen über Pads vorzugeben. Darüber hinaus wird für den Gesamtschaltkreis ein Layout angefertigt. Verschiedene Simulationen werden sowohl auf Schaltplanebene alsauch auf Layoutebene durchgeführt, um zu untersuchen, wie das System gegenüber Rauschen und anderen Störeinflüssen reagiert.
10. „Design and Layout of Fast, Bipolar CML Logic Gates in a 130 nm BiCMOS technology“, Studienarbeit, Nr. 1018.
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  Zusammenfassung
  This thesis discusses the design of the digital part of an analog-to-digital converter including the circuit and mask design of different logic gates such as Inverter, NAND, NOR, XOR, Half-Adder and Full-Adder. The thesis first discusses the design of the main logical gates built in current mode logic using bipolar transistors of the design kit SG13G2 from IHP. The simulations are based on changing the cross current of each circuit and find the optimum cross current which results in the minimum switching times (delay time and rise/fall time). However, due to the power consumption and the breakdown current of a single npn transistor which is above 3 mA, there is a limitation of 3 mA for increasing the cross current. The second part of this thesis deals with the mask design of the logic gates and extraction of the parasitic elements from these layouts. Then the simulation results of the basic gates which are designed and their switching times are compared with results of the re-simulation. At the end a brief summary will be given on improvements in switching times which are achieved in this new technology in comparison to the old design.
11. „Laserkristallisation von Germanium für Infrarot-Fotodioden“, Forschungsarbeit, Nr. 1037.
  - Zusammenfassung
  Zusammenfassung
  In dieser Arbeit werden polykristalline Germaniumschichten durch Laserkristallisation epitaktisch gewachsen und charakterisiert. Mit diesen hergestellten Schichten werden im Weiteren einfache Metall-Halbleiter-Metall Fotodioden demonstriert. Dazu wird zuerst eine 120 nm dicke Germaniumschicht thermisch auf das Substrat aufgedampft. Diese wird anschließend durch einen Laserstrahl aufgeschmolzen, was zu einer Rekristallisation f¨uhrt. Im Rahmen dieser Arbeit wird der Prozess auf verschiedenen Substraten, wie Silizium- und Silizium-Auf-Isolator-Substraten, durchgef¨uhrt. Die Qualit¨at der unterschiedlichen Proben wird in Abh¨angigkeit der verwendeten Prozessparameter optisch und mit der Ramanspektroskopie untersucht. Das beste Ergebnis f¨ur die Rekristallisation auf dem Silizium-Auf-Isolator-Substrat liefert die mit einer Laserpulsenergiedichte von EP = 0, 83 J/cm2 bestrahlte Probe. Anschließend werden Aluminiumkontakte auf der Oberfl¨ache dieser Probe aufgedampft. Dies f¨uhrt zu der Bildung von zwei entgegen gepolten Schottky-Dioden aus Germanium. Diese Struktur ist auch als oberfl¨achenkontaktierte Metall-Halbleiter-Metall-Fotodiode bekannt. Solche Strukturen k¨onnen zur Detektion von Strahlung im Bereich der Kommunikationswellenl¨angen eingesetzt werden, da Germanium Licht im infraroten Bereich absorbieren kann. Bei den in dieser Arbeit hergestellten Dioden wird eine differentielle optische Empfindlichkeit von etwa Rdiff = 9, 9mA/W gemessen. Nach Optimierung des Diodendesigns und einer besseren Einkopplung der Strahlung in die Diode, sind die mit diesem Prozess hergestellte Dioden ein guter Kandidat f¨ur auf Silizium-Auf-Isolator-Substraten integrierbaren Fotodetektoren.
12. „Realisierung einer kompakten optischen Faserschnittstelle für die integrierte Photonik“, Forschungsarbeit, Nr. 1017.
  - Zusammenfassung
  Zusammenfassung
  Die nachfolgende Forschungsarbeit untersucht die Kopplung optischer Signale zwischen Einmodenglasfasern (SMF) und integrierten Wellenleitern, die mithilfe von Gitterkopplern realisiert wird. Um ein kompaktes Schnittstellendesign zu realisieren, erfolgt die Faserzuführung zum Gitterkoppler dabei horizontal zur Chipoberfläche. Das optische Signal wird an einer abgeschrägten Faserendfläche total reflektiert und trifft so mit einem charakteristischen Eintrittswinkel auf den Gitterkoppler. Diese Arbeit beschreibt die händische Herstellung der abgeschrägten Glasfasern am Institut für Elektrische und Optische Nachrichtentechnik (INT) sowie deren Positionierung auf einem Siliziumchip. Um die Effizienz dieser Koppelmethode optimal für verschiedene Gitterkoppler untersuchen zu können, wird ein neuer Messplatz im Optiklabor des Instituts aufgebaut. Es wird gezeigt, dass mit einem 15 µm breiten Gitterkoppler dieselbe Koppeleffizienz für die Transversal-Elektrische (TE) Mode erzielt werden kann, wie mit der bisherigen Koppelmethode. Bei der alten Methode werden die Fasern nahezu vertikal über dem Gitterkoppler positioniert. Durch den Einsatz von einem optisch transparenten Kleber, der unter ultravioletter Bestrahlung aushärtet, werden die Fasern auf der Chipoberfläche fixiert. Der Effizienzverlust pro Schnittstelle beträgt dabei nur 0,12 dB im Vergleich zur Kopplung mit Indexöl. Eine Abschätzung zeigt, dass die optimale Breite für die Gitterkoppler rund 3 µm über dem Optimum der Kopplerbreite bei vertikal zugeführten Fasern liegt. Dieses Ergebnis wird anhand einer Messreihe mit unterschiedlich breiten Gitterkopplern verifiziert.
13. „Entwurf einer Ansteuerschaltung zur stabilen Arbeitspunkteinstellung optischer Modulatoren“, Bachelorarbeit, Nr. 1028.
  - Zusammenfassung
  Zusammenfassung
  Das Ziel der Bachelorarbeit ist der Entwurf einer Schaltung zur stabilen Arbeitspunktansteuerung eines Modulators für optische Nachrichtenübertragung. Zur Erreichung des Ziels werden zwei Ansätze betrachtet. Der erste Ansatz befasst sich mit einer der Ursachen des Arbeitspunktdriftens, der Temperaturabhängigkeit des Modulators. Eine Temperaturregelung wird entworfen, welche die Modulatortemperatur konstant halten soll. Hierbei wird auch das Verhalten des Modulators aufTemperaturschwankungen untersucht. Der zweite Ansatz nutzt die Nichtlinearität des Modulators, um mithilfe eines Sinussignals den Arbeitspunkt automatisch anzusteuern. Module zur Umsetzung dieses Ansatzes werden entworfen und simuliert. Die Auswirkungen der Temperaturregelung werden gemessen und es lässt sich ableiten, dass die hier vorgestellte Umsetzung noch nicht ausreichend ist für längerfristige Anwendungen. Eine mögliche Begründung hierfür ist, dass die Temperatur nur punktweise gemessen wird und somit nur dort als konstant betrachtet werden kann. Eine andere mögliche Begründung ist die Existenz weiterer, noch nicht beachteter Ursachen. Verbesserungsvorschläge werden präsentiert und ein theoretischer Vergleich der beiden Methoden wird durchgeführt.
14. „Entwicklung eines Zeit-/Digitalumsetzers auf FPGA-Basis“, Forschungsarbeit, Nr. 1035.
  - Zusammenfassung
  Zusammenfassung
  Die vorliegende Arbeit beschreibt die Portierung eines bestehenden Zeit-/Digitalumsetzer-Designs auf FPGA-Basis auf eine modernere FPGA-Plattform. Dieser Übergang von einem Xilinx Spartan®-3E hin zu einem Xilinx Kintex®-7 bedingte dabei plattformspezifische Adaptionen, sowie grundsätzlichere Änderungen, um die gewünschte Zielspezifikation einer zeitlichen Auflösung von mindestens 10 ps zu erreichen. Dabei wird in dieser Arbeit ausschließlich das FPGA-Design ansich - mit Schwerpunkt auf der Portierung - behandelt, nicht jedoch das zu Grunde liegende Hardware-Design. Weiterhin werden, anhand von Beispielen des vorliegenden Designs, allgemeine Vorgehensweisen bei der Entwicklung und Optimierung von hochperformanten FPGA-Designs aufgezeigt. Schlussendlich findet eine Analyse der Zielspezifikation anhand des portierten Designs statt, mit einhergehenden Ideen zur weiteren Verbesserung des Designs.
15. „Design of a DRP Component for MMCM of Xilinx 7 Series and Virtex-6 FPGA“, Forschungsarbeit, Nr. 1031.
  - Zusammenfassung
  Zusammenfassung
  For a field-programmable gate array (FPGA) design, mixed-mode clock managers (MMCMs) are usually used to generate clock signals to drive other components. Sometimes users want to change the clock signals generated by the MMCMs when the design is running, in these cases the MMCM output clocks can be changed in frequency, phase and duty cycle through the dynamic reconfiguration port (DRP), dynamically. The objective of this research thesis is to design dynamic reconfiguration components for both 7 Series and Virtex-6 FPGAs that can change the output of a single-input, single-output MMCM in frequency, phase and duty cycle dynamically through the DRP. In this research thesis, algorithms for selecting optimum reconfiguration attribute values containing feedback multiplier M, input divider D and output divider O are proposed and programmed into C++ code. Using EAD software Vivado and ISE, the dynamic reconfiguration components are designed in VHDL, which are able to generate reconfiguration data based on calculated reconfiguration attribute values, drive the DRP as well as control the reconfiguration procedure by using a finitestate machine inside the components. The dynamic reconfiguration components are also generated into bitstream and programmed into 7 Series as well as Virtex-6 FPGA boards to carry out tests. In this dissertation, the test results are given in their waveforms observed by an oscilloscope. Moreover, the functionality of the dynamic reconfiguration components of changing MMCM output frequency, phase and duty cycle is also verified.
16. „Bandbreitenoptimierung von Gitterkopplern“, Forschungsarbeit, Nr. 1015.
  - Zusammenfassung
  Zusammenfassung
  Diese Forschungsarbeit beschäftigt sich mit der Bandbreitenoptimierung von Gitterkopplern, bestehend aus Silizium und Siliziumdioxid, mit einem Metallreflektor. Dazu werden drei Effizienzen der aktuellen Struktur für ein Gitterkopplerdesign bei jeweils unterschiedlicher Wellenlänge berechnet und mittels geeigneter mathematischer Terme, sowie einem bereits vorhandenen Optimierungsalgorithmus, auf eine hohe Bandbreite hin optimiert. Die so optimierten aperiodischen Gitterkoppler erreichen eine 1 dB Bandbreite von bis zu 109,33 nm bei einer maximalen Effizienz von -4,49 dB.
17. „Entwicklung und Aufbau eines Gerätes zur Synchronisation von Zeit-/Digitalumsetzern“, Forschungsarbeit, Nr. 1032.
  - Zusammenfassung
  Zusammenfassung
  In dieser Arbeit wird ein Gerät zur Synchronisation von Zeit-Digital-Umsetzern entwickelt und aufgebaut. Dieses soll es ermöglichen, mehrere Zeit-Digital-Umsetzer zu einem mit mehr Kanälen zusammenzufassen. Hierfür werden zunächst die verschiedene Verfahren zur Umsetzung dessen genannt und schließlich eines ausgewählt. Unter Berücksichtigung weiterer für die Implementierung wichtigen Randbedingungen werden ein Blockschaltbild entwickelt, sowie Schlüsselkomponenten identifiziert. Im besonderen wird hier auf den diskret aufgebauten Ausgangstreiber eingegangen. Auf dem Blockschaltbild basierend wird nach einer Markterhebung zum Finden passender Bauteile ein Schaltplan sowie schließlich ein Platinenlayout erstellt. Neben elektronischen Aspekten werden hierbei auch mechanische und wirtschaftliche Aspekte berücksichtigt. Die entworfene Platine wird schließlich in Fertigung geben, bestückt, und in Betrieb genommen. Des weiteren werden Software sowie Logik im FPGA entworfen, um die entwickelte Hardware anzusteuern.

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