Thomas Veigel

Abstract

Der Bandbreitenbedarf heutiger Kommunikationssysteme steigt immer weiter an, da Anwendungen wie z.B. schnelles Internet, Fernsehen über das Internet und hochauflösende Bildqualität vom Endverbraucher immer stärker nachgefragt werden. Daher ist ein gut ausgebautes Kernnetz der Telekommunikationsanbieter erforderlich, welches in der Regel auf Glasfaserleitungen basiert. Es müssen Konzepte entwickelt werden, die es ermöglichen, unter Weiterverwendung der vorhandenen Kabelnetzinfrastruktur die Datenrate signifikant zu erhöhen. Wirtschaftliche Aspekte spielen hierbei eine große Rolle, damit sich die neuen Breitbanddienste erfolgreich am Markt etablieren. Die Telekommunikationsanbieter sind daher dabei ihr Kernnetz von 10 Gbit/s auf 40 Gbit/s umzustellen. Bei bereits verlegten Glasfaserleitungen treten bei diesen Datenraten Polarisationsmodendispersion und chromatische Dispersion auf. Zur Korrektur dieser Effekte wird ein elektronischer Entzerrer, der sich adaptiv an den Kanal anpasst, vorgeschlagen. Der elektronische Entzerrer wird in einer 90 nm CMOS-Technologie entworfen, da CMOS-Technologien aus wirtschaftlichen Gründen bei Massenproduktion und beim Energieverbrauch Bipolartechnologien überlegen sind. Die statische CMOS-Logik zeichnet sich gegenüber Pseudo-NMOS und CML durch einen besonders niedrigen Energieverbrauch aus. Als Entzerrerkonzept wird das trellisbasierte MLSE-Verfahren mit dem Spezialfall des Viterbi-Algorithmus gewählt. Die Implementierung erfolgt nach einem Blockdekodierverfahren, bei dem sowohl Pipelining und Parallelisierung eingesetzt werden. Da für die kombinatorische Logik eine Taktfrequenz von über 1 GHz angestrebt wird, ist eine 32-fache Parallelisierung notwendig. Die Verarbeitung erfolgt in vier parallel geschalteten systolischen Blockdekodern. Die Umsetzung des Viterbi-Algorithmus erfolgt mit speziellen Recheneinheiten. Das charakteristische Trellisdiagramm lässt sich mit Hilfe sogenannter Addier-Vergleichs-Auswahleinheiten realisieren, die wiederum aus Addierern, Subtrahierern und Multiplexern aufgebaut sind. Die Bestimmung der Zweigmetriken erfolgt Hilfe einer im Betrieb aktualisierbaren Wertetabelle. Die Rückverfolgung des kürzesten Pfades geschieht mittels Multiplexern und Flipflops. Über Minimumauswahlschaltungen werden die vier systolischen Blockdekoder miteinander verknüpft. Um die Ein- und Ausgangsschnittstelle schlank zu halten, werden Demultiplexer und Multiplexer eingesetzt. Der Viterbi-Entzerrer wird anhand eines Bottom-up-Entwurfs aufgebaut. Es werden zunächst CMOS-Grundgatter entworfen, die um den Faktor 2 schneller sind als die Standardzellen des Halbleiterherstellers. Aufgrund dieses Geschwindigkeitsvorteils reduziert sich die Chipfläche, was sich in niedrigeren Maskenkosten niederschlägt. Der Zeitaufwand für einen Full-Custom-Entwurf ist damit begründet. Die schnellen Ein- und Ausgangsschnittstellenschaltungen werden in CML-Logik erstellt, da hierfür die statische CMOS-Logik zu langsam ist. Daher sind Pegelkonversionsschaltungen notwendig. Aus den Grundgattern werden komplexere Logikbausteine wie z.B. Volladdierer, Speicherzellen und Flipflops erstellt. Diese Komponenten werden auf Transistorebene simuliert, um die Verzögerungszeit zu ermitteln. Verschiedene Addiererarchitekturen werden verglichen, um herauszufinden welche sich für Additionen mit Wortbreiten von 8 bit besonders eigenen. Als besonders aussichtsreich stellt sich in diesem speziellen Anwendungsfall ein Paralleladdierer mit sukzessiver Übertragskorrektur heraus, da dieser hinsichtlich Verzögerungszeit, Flächenaufwand und Stromverbrauch optimal ist. Für die Umsetzung der Wertetabelle als Teil einer Zweigmetrikrecheneinheit werden statische Speicherzellen gegenüber dynamischen Speicherkonzepten bevorzugt. Zur Korrektur der zeitvarianten Dispersionseffekte ist eine Statistikschnittstelle vorgesehen, über die eingehende verzerrte Symbole und die dazugehörigen entzerrten Bits ausgegeben werden. Mittels einer Histogrammmethode lassen sich über eine Kostenfunktion neue Zweigmetriken bestimmen. Die Berechnung der neuen Metriken erfolgt jedoch mit Hilfe einer externen Schaltung. Die neuen Metriken können im laufenden Betrieb aktualisiert werden. Der in dieser Arbeit vorgestellte Viterbi-Entzerrer wird einer 90 nm CMOS-Technologie prozessiert und erfolgreich bei Datenraten von bis zu 32 Gbit/s vermessen. Dies ist ungefähr dreimal so schnell wie kommerziell verfügbare Produkte. Eine Messung bei höheren Datenraten ist aufgrund der Limitierung des Messsystems nicht möglich. Die Leistungsaufnahme beträgt bei einer Datenrate von 32 Gbit/s 2,39 W. Die aufgewendete Energie für die Verarbeitung von einem Bit beträgt 75 pJ/bit. Dies ist eine Verbesserung um den Faktor 2,5 bis 4,6 bisheriger Veröffentlichungen. Setzt man die Chipfläche in Relation zum Durchsatz, erhält man einen Wert von 0,178 mm$^2$/Gbit/s, was einer Verbesserung um etwa Faktor 5 entspricht. The bandwidth requirements of today's communication systems continue to improve because applications such as high-speed internet, television via the internet and high-resolution image quality are more and more in demand. Thus, a well-developed fiber core network of the telecommunication providers is required. Concepts that increase significantly the data rate of the existing network infrastructure are necessary. Economic considerations have to be involved to establish the new broadband services on the market. Therefore an upgrade of the data rates of the telecommunication provider's core networks from 10 Gbit/s to 40 Gbit/s is in progress. The already laid fibers suffer from polarization mode dispersion and chromatic dispersion. An electronic equalizer is proposed that corrects adaptively the dispersion. The electronic equalizer is designed in a 90 nm CMOS technology because CMOS technologies show superior economic characteristics concerning mass production and power consumption in comparison to bipolar technologies. The static CMOS logic is distinguished from pseudo-NMOS and CML by particularly low energy consumption. As an equalizer concept the MLSE concept is chosen. MLSE is realised by the trellis-based Viterbi algorithm. For implementation a block decoding scheme is chosen that allows pipelining and parallelisation. Since a clock frequency of over 1 GHz will be aimed for the combinatorial logic, a 32-fold parallelisation is necessary. The data processing is done by four systolic block decoders in parallel. The implementation of the Viterbi algorithm is done by special computing units. The characteristical trellis diagram consists of so-called Add-Compare-Select-Units that are composed of adders, subtractors and multiplexers. The branch metrics are determined using an updatable look up table. The trace back of the shortest path is done by multiplexers and flip-flops. Select-Minimum-Units concatenate the four systolic block decoders. Demultiplexers and multiplexers are applied to keep slim the input and output interface. The Viterbi equalizer is designed using the bottom-up approach. First CMOS basic gates are designed that are twice as fast as the standard cells of the semiconductor manufacturer. Because of this speed advantage, the chip area is reduced that is reflected in lower mask costs. Thus a motivation for the time intensive full custom approach is given. The high-speed input and output interfaces are created in CML logic, since the static CMOS logic is too slow. Therefore level conversion circuits are necessary. More complex logic devices such as full adders, memory cells and flip-flops are created out of the basic gates. These components are simulated on transistor level to determine the combinatorial delay. Several adder architectures are compared to find the best architecture that is suitable for additions with a word length of 8 bit. The Ripple-Carry-Adder architecture is chosen since this is optimal in terms of delay, area cost and power consumption. For the implementation of the look up table that is part of the Branch-Metric-Unit, static memory cells are preferred to dynamic memory concepts. For equalisation of the time-variant dispersion effects a statistic interface is provided. This interface outputs the incoming distorted symbols and the corresponding equalised bits. Using a histogram method new branch-metrics can be determined through a cost function. The calculation of the new metrics is done with the aid of an external circuit. The new metrics can be updated during normal operation. The presented Viterbi equalizer is processed in a 90 nm CMOS technology and is measured successfully at data rates up to 32 Gbit/s. This is approximately three times faster than commercially available products. Due to limitations of the measurement setup a measurement at the targeted data rate is not possible. The power dissipation at a data rate of 32 Gbit/s is 2.39 W leading to the normalised energy effort of 75 pJ/bit. This is an improvement by a factor of 2.5 to 4.6 of previous publications. The normalised chip area is 0,178 mm2/Gbit/s that is an improvement by a factor of 5.