Digital-Analog-Umsetzer mit 100 GS/s

Digital-Analog-Umsetzer mit 100 GS/s in einer 28 nm Low Power CMOS Technologie

Am Institut für Elektrische und Optische Nachrichtentechnik wurde ein Digital-Analog-Umsetzer mit einer Umsetzungsrate von 100 GS/s und 8 bit nomineller Auflösung in einer 28 nm Low Power CMOS Technologie entworfen. Eine mögliche Anwendung ist im Bereich koherenter optischer Übertragungssysteme zu suchen.

In der folgenden Abbildung ist das Blockschaltbild des DAUs dargestellt. Der DAU enthält einen integrierten Speicher mit einer Gesamtkapazität von 1 kByte, der zyklisch ausgelesen wird.

Blockschaltbild des 100 GS/s DAU (c)
Blockschaltbild des 100 GS/s DAU

Der eigentliche DAU besteht aus zwei zeitverschachtelten 50 GS/s NRZ-Teil-DAUs. Ein einzelner Teil-DAU besteht aus zwei zeitveschachtelten RZ-Teil-DAUs. Mit diesem Konzept ist es möglich die Spiegelfrequenzen auf 75 GHz bei einer Signalfrequenz von 25 GHz zu schieben.

Schaltungs- und Zeitverschachtelungskonzept des 100 GS/s DAU (c)
Schaltungs- und Zeitverschachtelungskonzept des 100 GS/s DAU. Mit diesem Konzept wird die Spiegelfrequenz auf über 75 GHz verschoben.

In der folgenden Abbildung ist das Chipfoto dargestellt. Der Chip weißt eine Fläche von 1,44 mm² auf und hat eine Leistung von 2,5 W. Um die Ausgangsbandbreite zu erhöhen, ist das Stromsummationsnetzwerk mittels einer künstlichen verteilten Leitung realisiert.

Chipfoto des 100 GS/s DAU mit künstlicher Leitung (c)
Chipfoto des 100 GS/s DAU mit künstlicher Leitung

Der DAU-Chip wurde sowohl On-Wafer als auch auf einem HF-Platinenmaterial aufgebaut vermessen.

Aufbau des 100 GS/s DAU-Chips auf HF-Paltinenmaterial und Kühlkörper (c)
Aufbau des 100 GS/s DAU-Chips auf HF-Paltinenmaterial und Kühlkörper

Die effektive Anzahl an Bits (ENOB) liegt im Bereich zwischen 5,3 bit und 3,2 bit. Der Abstand zum größten Störer zur Grundschwingung (SFDR) liegt im bereich zwischen 41 dB und 27 dB. Die Messungen erfolgten bei einer Frequenz von 24,7 GHz bei einer Umsetzungsrate von 100 GS/s. Die 3 dB Bandbreite beträgt 13 GHz bei 100 GS/s. Der Verlauf des Signalpegels über der Freuenz ist relativ flach. Der Verlust liegt beträgt 8 dB bei 25 GHz. Die Messung erfolgte On-Wafer mit Messspitzen und einem Subsampling-Oszilloskop mit 65 GHz Eingangsbandbreite.

ENOB, SNDR und SFDR des 100 GS/s DAU bei 80 GS/s und 100 GS/s (c)
ENOB, SNDR und SFDR des 100 GS/s DAU bei 80 GS/s und 100 GS/s

Im Folgenden ist eine On-Wafer-Messung eines Teil-DAUs dargestellt. Es wird ein PAM-8 Auges bei 40 Gbaud ohne Vorverzerrung und mit 10% digitaler Vorverzerrung gezeigt. Die Umsetzungsrate beträgt 40 GS/s und entspricht einer Übertragungsrate von 120 Gbit/s.

512-Symbol PAM-8 Auge eines Teil-DAU mit einem Ausgangssignal von 40 Gbaud ohne (links) und mit (rechts) 10% digitaler Vorverzerrung. (c)
512-Symbol PAM-8 Auge eines Teil-DAU mit einem Ausgangssignal von 40 Gbaud ohne (links) und mit (rechts) 10% digitaler Vorverzerrung. Daraus resultieren 3x40 Gbaud x 3 bit/Symbol = 120 Gbit/s effektive Ausgangsdatenrate.

Die folgende Abbildung zeigt eine Messung eines Teil-DAUs auf einer Leiterplatte. Es ist ein PAM-4 Auge bei 50 GS/s jeweils ohne und mit Vorverzerrung dargestellt. Die Übertragungsrate entspricht 100 Gbit/s.

512-Symbol PAM-4 Auge eines Teil-DAU mit einem Ausgangssignal von 50 Gbaud ohne (links) und mit (rechts) 10% digitaler Vorverzerrung. (c)
512-Symbol PAM-4 Auge eines Teil-DAU mit einem Ausgangssignal von 50 Gbaud ohne (links) und mit (rechts) 10% digitaler Vorverzerrung. Die effektive Übertragungsrate entspricht 100 GS/s.

Publikationen

  1. M. Grözing, H. Huang, X.-Q. Du, and M. Berroth, “Data converters for 100 Gbit/s communication links and beyond,” in Topical Meeting on Silicon Monolithic Integrated Circuits in RF Systems (SIRF). Digest of Papers, Austin, Texas, USA, 2016, pp. 104--106.
  2. H. Huang, J. Heilmeyer, M. Grözing, M. Berroth, J. Leibrich, and W. Rosenkranz, “An 8-bit 100-GS/s Distributed DAC in 28-nm CMOS for Optical Communications,” IEEE Transactions on Microwave Theory and Techniques, vol. 63, no. 4, pp. 1211--1218, 2015.
  3. H. Huang, J. Heilmeyer, M. Grözing, and M. Berroth, “An 8-bit 100-GS/s distributed DAC in 28-nm CMOS,” in IEEE Radio Frequency Integrated Circuits Symposium (RFIC), Tampa, FL, USA, 2014, pp. 65--68.

Ansprechpartner

Markus Grözing
Dr.-Ing.

Markus Grözing

Arbeitsgruppenleiter IC-Entwurf

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